2_4、
22-5,22-6與三個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、23-2與23_3是設(shè)置于基板10上。共享導(dǎo)電結(jié)構(gòu)22-1、22-2、22-3、22-4、22-5、22-6是位于共享連接區(qū)202，芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23_1、23_2與23-3位于芯片引導(dǎo)塊203。此外，有源元件201、共享導(dǎo)電結(jié)構(gòu)22_1、22-2、22-3、22_4、
22-5,22-6與三個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、23-2與23_3是通過(guò)介電層204彼此隔絕。
[0046]此外，在進(jìn)行芯片疊層工藝之前，位于芯片引導(dǎo)塊203的芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、
23-2與23-3是被編程或圖案化，使芯片101具有一第一導(dǎo)通狀態(tài)?？赏ㄟ^(guò)上述例如是激光修復(fù)、電熔絲或非易失性存儲(chǔ)器編程芯片對(duì)啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、23-2、23-2進(jìn)行編程。或者，圖案化芯片101使芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、23-2與23_3包括一第一金屬層與一第二金屬層其中之一。編程與圖案化的方式已于上述內(nèi)容中詳述，在此不多加贅述。
[0047]接著如圖3所示，沉積一硬掩模層30與一操作芯片(handle wafer) 40于芯片101的上表面。硬掩模層30可例如包括有機(jī)材料(聚合物)，用以絕緣且附著操作芯片40。操作芯片40是選用厚度與強(qiáng)度足夠的芯片，以防止在后續(xù)工藝步驟中，操作芯片40下方的芯片101和后續(xù)加入的芯片的損壞。在一實(shí)施例中，操作芯片40例如是一娃裸晶(bare siliconwafer)。
[0048]如圖4所示，移除部分基板10以形成基板11，使芯片101的整體厚度變得更薄。由于操作芯片40提供下方的芯片101足夠強(qiáng)度,故可進(jìn)行此芯片磨薄(wafer thinning)步驟。
[0049]圖5繪示將包括操作芯片40與硬掩模層30的芯片101設(shè)置于另一芯片102上。芯片102可包括與芯片101類(lèi)似的元件，此外，芯片102的啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、23-2、23-2也已被編程或圖案化，使芯片102具有一第二導(dǎo)通狀態(tài)。在本實(shí)施例中，芯片101與芯片102之間也包括一硬掩模層30，也就是說(shuō)，芯片101的基板11是設(shè)置于硬掩模層30之上。
[0050]類(lèi)似地，圖6繪示移除芯片102的部分基板10，以形成基板11。接著，重復(fù)上述圖
5、圖6所繪示的工藝步驟，以依序疊層芯片103、104、105、106、107、108。要注意的是，每一芯片之間皆包括一硬掩模層30，用以絕緣且附著各芯片。
[0051]此外，在疊層之前，芯片103、104、105、106、107、108的啟動(dòng)導(dǎo)電結(jié)構(gòu)23_1、23_2、
23-2也已被編程或圖案化，使芯片103、104、105、106、107、108分別具有不同的導(dǎo)電狀態(tài)。
[0052]在一實(shí)施例中，位于疊層最底部的芯片108可不需要移除基板以調(diào)整其厚度。
[0053]如圖8所示，疊層芯片101、102、103、104、105、106、107、108后，移除操作芯片40，以形成疊層結(jié)構(gòu)400。在一實(shí)施例中，可如圖9所不形成一氧化層50于疊層結(jié)構(gòu)400上。但本發(fā)明并未限定于此，在其他實(shí)施例中，也可直接省略形成氧化層50的步驟，直接進(jìn)行圖10的工藝。
[0054]如圖10所示，形成一圖案化掩模60于疊層結(jié)構(gòu)40上。在一實(shí)施例中，圖案化掩模60是裸露部分疊層結(jié)構(gòu)40，裸露的部分是對(duì)應(yīng)于共享導(dǎo)電結(jié)構(gòu)22-1、22-2、22-3、22-4、
22-5,22-6與三個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、23-2與23-3的位置。
[0055]接著，刻蝕疊層結(jié)構(gòu)400，以形成多個(gè)導(dǎo)電通道65。導(dǎo)電通道65穿過(guò)除了芯片108之外的共享導(dǎo)電結(jié)構(gòu)22-1、22-2、22-3、22-4、22-5、22-6與三個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23_1、
23-2與23-3，并終止于芯片108的共享導(dǎo)電結(jié)構(gòu)22-1、22-2、22-3、22-4、22-5、22_6與三個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1、23-2與23-3上。
[0056]如圖11所示，等向刻蝕(isotropic etching)芯片101?107的基板11,以形成多個(gè)絕緣空間111。如圖12所示，填入介電材料于絕緣空間111中，以形成多個(gè)絕緣結(jié)構(gòu)112。在此，形成絕緣空間111并填入絕緣結(jié)構(gòu)112可防止基板11與后續(xù)填入的導(dǎo)電材料接觸形成短路。
[0057]接著，可以氧等離子體(oxygen plasma)充入導(dǎo)電通道65中，以清洗導(dǎo)電通道65。
[0058]如圖13所示，在一實(shí)施例中，可選擇地進(jìn)行一次等向刻蝕工藝，以刻蝕部分共享導(dǎo)電結(jié)構(gòu)22-1、22-2、22-3、22-4、22-5、22-6與、芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23_1、23_2與23-3、絕緣結(jié)構(gòu)112與介電層204，以形成凹部205。在此，形成凹部205可使后續(xù)填入的導(dǎo)電材料更容易接觸共享導(dǎo)電結(jié)構(gòu)22-1、22-2、22-3、22-4、22-5、22-6與、芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23_1、
23-2與23-3與絕緣結(jié)構(gòu)112。
[0059]最后，在導(dǎo)電通道65中填入導(dǎo)電材料，以形成多個(gè)第一導(dǎo)電柱71-1、71_2、71_3、71-4、71-5、71-6與第二導(dǎo)電柱72_1、72_2、72_3。在本實(shí)施例中，第一導(dǎo)電柱71_1例如是連接各個(gè)芯片的共享導(dǎo)電結(jié)構(gòu)22-1，第二導(dǎo)電柱72-1例如是連接各個(gè)芯片的芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)23-1。
[0060]也就是說(shuō)，若疊層結(jié)構(gòu)400具有Μ個(gè)芯片，則第一導(dǎo)電柱可連接Μ個(gè)芯片的共享導(dǎo)電結(jié)構(gòu)，而第二導(dǎo)電柱連接Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)的其中之一，其中Ν大于1、Μ大于2，且Μ小于或等于2的Ν次方。
[0061]在填入導(dǎo)電材料于導(dǎo)電通道65后，即可形成如圖1所繪示的三維疊層多芯片結(jié)構(gòu)
Ιο
[0062]承上述說(shuō)明，本發(fā)明實(shí)施例的三維疊層多芯片結(jié)構(gòu)與其制造方法，可簡(jiǎn)化傳統(tǒng)硅通孔(TSV)疊層的工藝步驟，大幅減少工藝時(shí)間與制造成本。此外，相較于傳統(tǒng)硅通孔工藝，本發(fā)明減少對(duì)每一芯片的處理程序，進(jìn)而能夠提高產(chǎn)量。在制造過(guò)程中，通過(guò)移除芯片的部分基板，除了能有效降低疊層多芯片結(jié)構(gòu)的整體厚度，還可減少第一導(dǎo)電柱與第二導(dǎo)電柱的長(zhǎng)度，進(jìn)而減少電阻和相關(guān)的熱損失，提聞傳輸速度。
[0063]綜上所述，雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種三維疊層多芯片結(jié)構(gòu)，包括: Μ個(gè)芯片，每一芯片具有一共享連接區(qū)與一芯片引導(dǎo)塊，且包括: 一基板；及 一圖案化電路層，設(shè)置于該基板上，該圖案化電路層包括一有源元件、至少一共享導(dǎo)電結(jié)構(gòu)與Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)，該共享導(dǎo)電結(jié)構(gòu)位于該共享連接區(qū)，該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)位于該芯片引導(dǎo)塊； 一第一導(dǎo)電柱，連接該Μ個(gè)芯片的共享導(dǎo)電結(jié)構(gòu)；以及 Ν個(gè)第二導(dǎo)電柱，每一第二導(dǎo)電柱連接該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)的其中之一； 其中該Μ個(gè)芯片的芯片引導(dǎo)塊具有不同的導(dǎo)通狀態(tài)，Ν大于1、Μ大于2，且Μ小于或等于2的Ν次方。2.根據(jù)權(quán)利要求1所述的三維疊層多芯片結(jié)構(gòu)，其中該Μ種不同的導(dǎo)通狀態(tài)是通過(guò)編程該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)所形成。3.根據(jù)權(quán)利要求2所述的三維疊層多芯片結(jié)構(gòu)，其中該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)是通過(guò)激光修復(fù)、電熔絲或非易失性存儲(chǔ)器進(jìn)行編程。4.根據(jù)權(quán)利要求1所述的三維疊層多芯片結(jié)構(gòu)，其中該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)包括一第一金屬層與一第二金屬層其中之一，該第一金屬層與該第二金屬層具有不同的導(dǎo)電線(xiàn)路，使該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)形成2Ν種不同的導(dǎo)通狀態(tài)。5.根據(jù)權(quán)利要求1所述的三維疊層多芯片結(jié)構(gòu)，其中該圖案化電路層更包括一介電層，該有源元件、該共享導(dǎo)電結(jié)構(gòu)與該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)透過(guò)該介電層彼此隔絕。6.根據(jù)權(quán)利要求1所述的三維疊層多芯片結(jié)構(gòu)，其中該基板包括多個(gè)絕緣結(jié)構(gòu)，這些絕緣結(jié)構(gòu)直接接觸該第一導(dǎo)電柱或該Ν個(gè)第二導(dǎo)電柱。7.根據(jù)權(quán)利要求1所述的三維疊層多芯片結(jié)構(gòu)，其中該有源元件包括閃存電路、應(yīng)用型專(zhuān)用電路、通用處理器或可編程邏輯設(shè)備。8.根據(jù)權(quán)利要求1所述的三維疊層多芯片結(jié)構(gòu)，其中該共享導(dǎo)電結(jié)構(gòu)包括輸入/輸出接墊與開(kāi)關(guān)接墊。9.根據(jù)權(quán)利要求1所述的三維疊層多芯片結(jié)構(gòu)，其中圖案化該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)以形成一第一金屬層與一第二金屬層其中之一，該第一金屬層與該第二金屬層具有不同的導(dǎo)電線(xiàn)路，使該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)形成2Ν種不同的導(dǎo)通狀態(tài)。10.一種三維疊層多芯片結(jié)構(gòu)的制造方法，包括: 提供Μ個(gè)芯片，每一芯片具有一共享連接區(qū)與一芯片引導(dǎo)塊，且包括一基板與一圖案化電路層，該圖案化電路層設(shè)置于該基板上，且包括一有源元件、至少一共享導(dǎo)電結(jié)構(gòu)與Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)，該共享導(dǎo)電結(jié)構(gòu)位于該共享連接區(qū)，該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)位于該芯片引導(dǎo)塊； 編程或圖案化該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)，使該Μ個(gè)芯片的芯片引導(dǎo)塊具有不同的導(dǎo)通狀態(tài)； 疊層該Μ個(gè)芯片，以形成一疊層結(jié)構(gòu)； 刻蝕該疊層結(jié)構(gòu)，以形成多個(gè)導(dǎo)電通道，這些導(dǎo)電通道穿過(guò)該共享導(dǎo)電結(jié)構(gòu)與該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)；以及 在這些導(dǎo)電通道中填入導(dǎo)電材料，以形成一第一導(dǎo)電柱與Ν個(gè)第二導(dǎo)電柱，該第一導(dǎo)電柱連接該Μ個(gè)芯片的共享導(dǎo)電結(jié)構(gòu)，每一第二導(dǎo)電柱連接該N個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)的其中之一，其中Ν大于1、Μ大于2，且Μ小于或等于2的Ν次方。11.根據(jù)權(quán)利要求10所述的制造方法，其中是通過(guò)激光修復(fù)、電熔絲或非易失性存儲(chǔ)器以編程該Ν個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)。12.根據(jù)權(quán)利要求10所述的制造方法，更包括: 刻蝕該基板，以形成多個(gè)絕緣空間； 填入介電材料于這些絕緣空間，以形成多個(gè)絕緣結(jié)構(gòu) '及 清洗該導(dǎo)電通道。
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種三維疊層多芯片結(jié)構(gòu)及其制造方法，該三維疊層多芯片結(jié)構(gòu)，包括M個(gè)芯片、一第一導(dǎo)電柱與N個(gè)第二導(dǎo)電柱。每一芯片具有一共享連接區(qū)與一芯片引導(dǎo)塊。芯片包括一基板及一圖案化電路層。圖案化電路設(shè)置于基板上，圖案化電路層包括一有源元件、至少一共享導(dǎo)電結(jié)構(gòu)與N個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)。共享導(dǎo)電結(jié)構(gòu)位于共享連接區(qū)，N個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)位于芯片引導(dǎo)塊。第一導(dǎo)電柱連接M個(gè)芯片的共享導(dǎo)電結(jié)構(gòu)。每一第二導(dǎo)電柱連接N個(gè)芯片啟動(dòng)導(dǎo)電結(jié)構(gòu)的其中之一。M個(gè)芯片的芯片引導(dǎo)塊具有不同的導(dǎo)通狀態(tài)，N大于1、M大于2，且M小于或等于2的N次方。
【IPC分類(lèi)】H01L23/538, H01L21/768
【公開(kāi)號(hào)】CN105304612
【申請(qǐng)?zhí)枴緾N201410316797
【發(fā)明人】陳士弘
【申請(qǐng)人】旺宏電子股份有限公司
【公開(kāi)日】2016年2月3日
【申請(qǐng)日】2014年7月4日