半導體裝置及半導體裝置的制造方法
【專利說明】半導體裝置及半導體裝置的制造方法
[0001]本申請基于2014年7月8日提出的日本專利申請第2014 — 140390號享受優(yōu)先權(quán)，在本申請中引用其全部內(nèi)容。
技術(shù)領(lǐng)域
[0002]本發(fā)明涉及半導體裝置及半導體裝置的制造方法。
【背景技術(shù)】
[0003]以往，有通過將在基板上形成有半導體元件或集成電路的芯片多級貼合來減小半導體裝置的占用面積的技術(shù)。在貼合的芯片的各貼合面上設有絕緣層，在各絕緣層的對應的位置上，設有通過貼合而連接芯片的多個電極。將這樣的各芯片在進行研磨以使貼合面變平坦后貼合。
[0004]但是，在將各芯片的貼合面研磨的工序中，有絕緣層的貼合面和電極的貼合面不為同面的情況。在這樣的情況下，有在芯片彼此的接合部分發(fā)生接合不良而成品率下降的情況。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的課題是，提供一種能夠使成品率提高的半導體裝置及半導體裝置的制造方法。
[0006]—技術(shù)方案的半導體裝置具備:絕緣層，設置于基板的表面；電極，埋設于上述絕緣層，一方的端面從絕緣層露出；槽，形成在上述基板表面的上述電極的周圍。
[0007]另一技術(shù)方案的半導體裝置的制造方法包括:在基板的表面形成絕緣層；將一方的端面從上述絕緣層露出的電極埋設到上述絕緣層；在上述基板表面的上述電極的周圍形成槽。
[0008]根據(jù)上述結(jié)構(gòu)的半導體裝置及半導體裝置的制造方法，能夠使成品率提高。
【附圖說明】
[0009]圖1是有關(guān)第1實施方式的半導體裝置的立體的說明圖。
[0010]圖2是圖1所示的半導體裝置的分解立體圖。
[0011]圖3是表示有關(guān)第1實施方式的第2芯片的電極部分的俯視的說明圖。
[0012]圖4是表示圖3所示的A — A'線的第2芯片的示意性的截面的說明圖。
[0013]圖5是表示有關(guān)第1實施方式的貼合前的第1芯片及第2芯片的示意性的截面的說明圖。
[0014]圖6是表示有關(guān)第1實施方式的貼合后的第1芯片及第2芯片的示意性的截面的說明圖。
[0015]圖7是表示在有關(guān)第1實施方式的第1芯片及第2芯片中發(fā)生了對位偏差的狀態(tài)的說明圖。
[0016]圖8A?圖9C是表示有關(guān)第1實施方式的半導體裝置的制造工序的說明圖。
[0017]圖10是表示有關(guān)第1實施方式的變形例的第2芯片的示意性的截面的說明圖。
[0018]圖11是表示有關(guān)第2實施方式的第2芯片的示意性的截面的說明圖。
[0019]圖12A及圖12B是表示有關(guān)第2實施方式的第2芯片的制造工序的說明圖。
[0020]圖13是表示有關(guān)第2實施方式的貼合前的第1芯片及第2芯片的示意性的截面的說明圖。
[0021]圖14A?圖14C是表不有關(guān)第2實施方式的另一制造工序的說明圖。
【具體實施方式】
[0022]根據(jù)本實施方式，提供一種半導體裝置。半導體裝置具備絕緣層、電極和槽。絕緣層設在基板的表面上。電極埋設在上述絕緣層中，一方的端面從絕緣層露出。槽形成在上述基板表面的上述電極的周圍。
[0023]以下，參照附圖詳細地說明有關(guān)實施方式的半導體裝置及半導體裝置的制造方法。另外，并不通過這些實施方式限定本發(fā)明。此外，以下舉半導體裝置是固體攝像裝置的情況為例進行說明，但有關(guān)實施方式的裝置并不限定于固體攝像裝置。
[0024](第1實施方式)
[0025]圖1及圖2是表示有關(guān)第1實施方式的半導體裝置1的立體的說明圖，圖2是圖1所示的半導體裝置1的分解立體圖。如圖1所示，半導體裝置1具備相互貼合的第1芯片2和第2芯片3。
[0026]第1芯片2例如是具備將被攝體攝像的CMOS (Complementary Metal OxideSemiconductor)圖像傳感器20等的傳感器芯片。此外，第2芯片3例如是具備從CMOS圖像傳感器20將攝像圖像的圖像信號讀出、對所讀出的圖像信號進行各種信號處理的邏輯電路等的邏輯芯片。
[0027]另外，半導體裝置1也可以是將第1邏輯芯片與第2邏輯芯片貼合的結(jié)構(gòu)，也可以是將邏輯芯片與存儲器芯片貼合的結(jié)構(gòu)。此外，半導體裝置1也可以是將3個以上的芯片貼合的結(jié)構(gòu)。
[0028]如圖2所示，第2芯片3具備設有邏輯電路等的基板31、設在基板31的上側(cè)表面上的絕緣層32、和埋設在絕緣層32中并且一方的端面從絕緣層32露出的多個電極33。各電極33例如經(jīng)由基板31內(nèi)部的配線而與邏輯電路等連接。
[0029]另一方面，第1芯片2具備設有CMOS傳感器20等的基板21、設在基板21的下側(cè)表面上的絕緣層22、和埋設在絕緣層22的與第2芯片3的電極33對應的位置、一方的端面從絕緣層22露出的多個對應電極。各對應電極例如經(jīng)由基板21內(nèi)部的配線而與CMOS傳感器20等連接。
[0030]對于這些第1芯片2及第2芯片3而言，在將各貼合面研磨而平坦化后，不使用粘接劑而直接貼合。由此，將第1芯片2和第2芯片3通過絕緣層22、32間的分子間力的氫鍵而臨時接合。然后，對第1芯片2及第2芯片3實施熱處理。由此，將第1芯片2和第2芯片3通過絕緣層22、32間的共價鍵而正式接合。
[0031]這樣，在半導體裝置1中，能夠?qū)⒃O在第1芯片2所具備的CMOS圖像傳感器20的下表面上的對應電極與設在第2芯片3的上表面上的電極33連接。因而，例如通過第2芯片3所具備的邏輯電路，能夠從CMOS圖像傳感器20的正下方進行信號的讀出，所以能夠減小芯片的占用面積。
[0032]在這樣的半導體裝置1中，在第1芯片2的貼合面被研磨的情況下，有絕緣層22的貼合面與對應電極的貼合面不為同面的情況。同樣，在第2芯片3中，在貼合面被研磨的情況下，有絕緣層32的貼合面與電極33的貼合面不為同面的情況。
[0033]并且，如果第1芯片2的對應電極從絕緣層22的接合面突出，則當將第1芯片2與第2芯片3貼合時，有電極33與對應電極的接合部分向接合面的面方向鼓出(pushed out)而被夾在周圍的絕緣層22、32間的情況。
[0034]這樣，在電極33或?qū)姌O的鼓出部分夾在絕緣層22、32間的情況下，有可能在絕緣層22、32間發(fā)生稱作空隙的未接合部，空隙成為原因而第1芯片2從第2芯片3剝離，半導體裝置1的成品率下降。
[0035]所以，在半導體裝置1中，通過精心設計第1芯片2及第2芯片3的各貼合面的形狀，能夠?qū)崿F(xiàn)成品率的提高。關(guān)于這樣的第1芯片2及第2芯片3的接合部分的形狀，接著參照圖3及圖4進行說明。
[0036]另外，第1芯片2及第2芯片3的各貼合面的結(jié)構(gòu)是同樣的，所以這里對第2芯片3的貼合面的形狀進行說明，關(guān)于第1芯片2省略其說明。
[0037]圖3是表示有關(guān)實施方式的第2芯片3的電極33部分的俯視的說明圖。此外，圖4是表示圖3所示的A — A'線的第2芯片3的示意性的截面的說明圖。另外，在圖4中，有選擇地圖示了基板31上表面的設有絕緣層32的部分，關(guān)于其他部分省略了圖示。
[0038]如圖3及圖4所示，第2芯片3具備埋設在絕緣層32中并且一方的端面從絕緣層32露出的電極33。電極33構(gòu)造為，外側(cè)面及底面由阻擋金屬34形成，阻擋金屬34的內(nèi)周面被種子膜35覆蓋、在被種子膜35覆蓋的空間內(nèi)設有由導電性材料形成的接觸插頭36。
[0039]這樣的電極33如圖4所示，連接在設于基板31內(nèi)的配線37上，經(jīng)由配線37與例如邏輯電路等連接。另外，在除了電極33與配線37的連接部以外的基板31與絕緣層32之間，設有絕緣膜38。
[0040]此外，第2芯片3如圖3及圖4所示，具備將電極33的外側(cè)面作為一方的側(cè)面、絕緣層32的表面?zhèn)缺婚_放而將電極33以環(huán)狀包圍的槽39。由此，在半導體裝置1中，即使第1芯片2的對應電極從絕緣層22的接合面突出，當將第1芯片2與第2芯片3貼合時，也能夠抑制電極33與對應電極的接合部分夾在周圍的絕緣層22、32間。關(guān)于這一點，接著參照圖5及圖6進行說明。
[0041]圖5是表示有關(guān)第1實施方式的貼合前的第1芯片2及第2芯片3的示意性的截面的說明圖，圖6是表示有關(guān)第1實施方式的貼合后的第1芯片2及第2芯片3的示意性的截面的說明圖。
[0042]這里，舉第1芯片2的對應電極23從絕緣層22的接合面突出的情況為例進行說明。另外，圖5所示的第2芯片3與圖4所示的結(jié)構(gòu)相同。因此，通過對于第2芯片3賦予與圖4所示的標號同樣的標號，省略其說明。
[0043]如圖5所示，第1芯片2的貼合面部分為與第2芯片3的貼合面部分同樣的結(jié)構(gòu)，在基板21的內(nèi)部設有配線27，在基板21的下側(cè)表面上設有絕緣層22。此外，在絕緣層22上，在與第2芯片3的電極33對應的位置設有對應電極23。另外，在除了對應電極23與配線27的連接部以外的基板21與絕緣層22之間，設有絕緣膜28。
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