半導體結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種半導體結(jié)構(gòu)及其制造方法，且特別是有關(guān)于一種存儲器及其制造方法。
【背景技術(shù)】
[0002]近年來半導體元件的結(jié)構(gòu)不斷地改變，且元件的存儲器儲存容量也不斷增加。存儲裝置是使用于許多產(chǎn)品之中，例如MP3播放器、數(shù)碼相機、計算機檔案等等的儲存元件中。隨著應(yīng)用的增加，對于存儲裝置的需求也趨向較小的尺寸、較大的存儲容量。因應(yīng)這種需求，是需要制造高元件密度及具有小尺寸的存儲裝置。
[0003]因此，設(shè)計者們無不致力于開發(fā)一種三維存儲裝置，不但具有許多疊層平面而達到更高的記憶儲存容量，具有更微小的尺寸，同時具備良好的特性與穩(wěn)定性。
【發(fā)明內(nèi)容】
[0004]根據(jù)一實施例，公開一種半導體結(jié)構(gòu)，其包括一導電層、一導電條紋、一介電層、與一導電元件。導電層具有一第一導電材料。導電條紋與導電層位于相同的階層，并具有一第二導電材料。第二導電材料是鄰接導電性質(zhì)不同的第一導電材料。導電元件與導電條紋交錯配置，并通過介電層分開于導電條紋。
[0005]根據(jù)另一實施例，公開一種半導體結(jié)構(gòu)的制造方法，其包括以下步驟。于一疊層結(jié)構(gòu)中形成一第一通孔，以露出疊層結(jié)構(gòu)具有一第一導電材料的一導電膜。形成一介電層于第一通孔中。以一導電插塞填充第一通孔。于疊層結(jié)構(gòu)中形成露出介電層與導電膜的一第二通孔。移除第二通孔露出的部分導電膜，以形成由第二通孔向外延伸的一孔隙。以一第二導電材料填充孔隙。以一介電插塞填充第二通孔。
【附圖說明】
[0006]圖1A至圖9繪示根據(jù)實施例的半導體結(jié)構(gòu)的制造方法。
[0007]【符號說明】
[0008]102:疊層結(jié)構(gòu)
[0009]104:導電膜
[0010]106:介電膜
[0011]108:存儲器陣列區(qū)
[0012]110:第一通孔
[0013]112:介電層
[0014]114:導電插塞
[0015]116:上表面
[0016]118:側(cè)壁
[0017]120:底表面
[0018]122:掩模層
[0019]124:開口
[0020]126:第二通孔
[0021]128:側(cè)壁
[0022]130:側(cè)壁
[0023]132:導電條紋輪廓
[0024]134:孔隙
[0025]136:接墊區(qū)
[0026]138:導電層
[0027]140:導電條紋
[0028]142:介電插塞
[0029]144:導電連接
[0030]146:導電元件
[0031]148:側(cè)壁
[0032]150:側(cè)壁
[0033]152:開口
【具體實施方式】
[0034]圖1A至圖9繪示根據(jù)實施例的半導體結(jié)構(gòu)的制造方法。
[0035]請參照圖1A與圖1B的上視圖與剖面圖，疊層結(jié)構(gòu)102包括交互疊層在基底(未繪示)上的導電膜104與介電膜106。其中為求簡潔，本發(fā)明標示為「A」的圖示僅繪示導電膜104其中一階層中的結(jié)構(gòu)。基底可包括硅晶圓、形成在硅材料上的外延層或摻雜層、絕緣層上覆硅(SOI)等合適的半導體材料。導電膜104是以第一導電材料形成。介電膜106是以氧化物形成。
[0036]請參照圖2A與圖2B，可利用光刻技術(shù)進行刻蝕步驟，于存儲器陣列區(qū)108的疊層結(jié)構(gòu)102的中形成第一通孔110(其中標示為「B」的圖示為第一通孔110附近的結(jié)構(gòu))。可根據(jù)刻蝕時間控制第一通孔110停止在最底層的介電膜106上。
[0037]請參照圖3A與圖3B,形成介電層112于第一通孔110露出的導電膜104與介電膜106上。以導電材料填充第一通孔110以形成導電插塞114。一些實施例中，可利用化學機械研磨(CMP)移除形成在疊層結(jié)構(gòu)102的上表面116上的導電材料(未顯示)。如圖3B所不，介電層112位于導電插塞114的側(cè)壁118與底表面120上。介電層112可以是0N0結(jié)構(gòu)、0Ν0Ν0結(jié)構(gòu)、0Ν0Ν0Ν0結(jié)構(gòu)、或由隧穿材料(tunneling material) /捕捉材料(trappingmaterial)/阻擋材料(blocking material)構(gòu)成的多層結(jié)構(gòu),應(yīng)用于與非門(NAND)的儲存材料。其中，從內(nèi)往外數(shù)的第一層氧化物與氮化物、以及第二層的氧化物(01N102)為隧穿材料，第二層氮化物(N2)為捕捉材料，第三層氧化物(03)、或第三層氧化物/氮化物或第四層氧化物(03/N3/04)為阻擋材料。
[0038]請參照圖4A至圖4C,形成圖案化的掩模層122 (為求簡潔，未顯不于圖4A)于疊層結(jié)構(gòu)102上，并將掩模層122位于存儲器陣列區(qū)108的圖案開口 124向下轉(zhuǎn)移至疊層結(jié)構(gòu)102中，以形成第二通孔126 (其中標示為「C」的圖示為第二通孔126附近的結(jié)構(gòu))。掩模層122可包括光刻膠或其他合適的材料，例如氮化硅，其可利用光刻技術(shù)進行刻蝕步驟進行圖案化。
[0039]請參照圖4A，形成的第二通孔126鄰接在Z方向上的第一通孔110之間，并至少露出第一通孔110中的介電層112。一些實施例中，第二通孔126可更露出第一通孔110中的導電插塞114。至此步驟，第一通孔110與第二通孔126在Z方向上相連接的側(cè)壁128、130組之間定義出往Z方向延伸的導電條紋輪廓132。
[0040]請參照圖5A至圖5C，移除導電膜104于存儲器陣列區(qū)108中被第二通孔126露出的部分，以形成從第二通孔126的側(cè)壁130 (亦即介電膜106的側(cè)壁130)向外延伸、且介于介電膜106之間的孔隙134 ;而留下與存儲器陣列區(qū)108互不重疊的接墊區(qū)136中的導電膜104，以形成導電層138。實施例中，是通過一刻蝕步驟移除導電膜104，此刻蝕步驟對于導電膜104 (或第一導電材料)的刻蝕速率高于對于介電層112、導電插塞114、介電膜106、及/或掩模層122的刻蝕速率，或?qū)嵸|(zhì)上不移除介電層112、導電插塞114、介電膜106、及/或掩模層122?？涛g步驟可為等向刻蝕工藝，包括濕法刻蝕或干法刻蝕法等。舉例來說，在第一導電材料為多晶硅的例子當中，移除方法可包括CF4/02/N2混合氣體的干法刻蝕，或使用氫<氧化四甲基銨(tetramethylammonium hydroxide ；TMAH)或熱氨水(hot ammonia)的濕法刻蝕?？紫?34的外邊緣輪廓并不限于如圖所示的矩形，而會依刻蝕情況而變成其他輪廓，例如環(huán)形或不規(guī)則的形狀等。
[0041]一些實施例中，雖然孔隙134是大面積形成，但由于第一通孔110中的介電層112與導電插塞114能支持孔隙134上、下側(cè)的介電膜106彼此分開，且疊層結(jié)構(gòu)102其他未形成孔隙134的區(qū)域(例如接墊區(qū)136)亦提供支撐的作用，因此存儲器陣列區(qū)108中不同階層的介電膜106能維持期望的分開位置，亦即孔隙134能具有期望的空間形態(tài)。
[0042]請參照圖6A至圖6C，以第二導電材料填充孔隙134，以形成往Z軸延伸且互相分開的導電條紋140。實施例中，不同階層的導電條紋140是利用相同的沉積工藝同時形成，因此具有實質(zhì)上均一的材料性質(zhì)。一些實施例中，亦可進行退火工藝，例如激光退火工藝，以提升第二導電材料的性質(zhì)。
[0043]如圖6A所示，填充在孔隙134中的第二導電材料是鄰接導電膜104留下的部分(或?qū)щ妼?38)，因此存儲器陣列區(qū)108中的導電條紋140被電性連接至接墊區(qū)136中的導電層138。各導電階層包括導電層138與導電條紋140。一些實施例中，還利用掩模層122進行等向性刻蝕工藝，以移除掩模層122所露出沉積在第二通孔126中或介電膜106的側(cè)壁130上的第二導電材料(未顯示)，以避免填充在不同階層孔隙134中的第二導電材料彼此短接。
[0044]請參照圖7A至圖7C，利用介電材料填充第二通孔126，以形成介電插塞142。如圖7A所示，導電條紋140是由相鄰接的介電層112與介電插塞142