一種用于監(jiān)控sram存儲(chǔ)陣列中上拉晶體管的測(cè)試結(jié)構(gòu)及測(cè)試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種用于監(jiān)控SRAM存儲(chǔ)陣列上拉晶體管的測(cè)試結(jié)構(gòu)及測(cè)試方法。
【背景技術(shù)】
[0002]隨著數(shù)字集成電路的不斷發(fā)展，SRAM(Static Random Access Memory,靜態(tài)隨機(jī)存取存儲(chǔ)器)以其低功耗、高速的優(yōu)點(diǎn)成為片上存儲(chǔ)器中不可或缺的重要組成部分。隨著芯片的工藝尺寸的不斷縮小，如何控制MOS晶體管的波動(dòng)對(duì)于維持SRAM良率越來(lái)越重要。
[0003]—般的6T SRAM存儲(chǔ)單元包括6個(gè)金屬-氧化層半導(dǎo)體場(chǎng)效晶體管Metal-Oxide-Semiconductor Field-Effect Transistor, M0SFET)，分別是2 個(gè)上拉晶體管，2個(gè)下拉晶體管和2個(gè)傳輸晶體管，其中，上拉晶體管具有尺寸小、寬度小、對(duì)制程中波動(dòng)變化敏感的特點(diǎn)。
[0004]因此，有必要提出一種新的測(cè)試結(jié)構(gòu)，以對(duì)SRAM存儲(chǔ)陣列的上拉晶體管進(jìn)行監(jiān)控。

【發(fā)明內(nèi)容】

[0005]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種用于監(jiān)控SRAM存儲(chǔ)陣列中上拉晶體管的測(cè)試結(jié)構(gòu)，包括:長(zhǎng)鏈?zhǔn)缴侠w管組，所述長(zhǎng)鏈?zhǔn)缴侠w管組由位于所述長(zhǎng)鏈?zhǔn)缴侠w管組第一側(cè)的多個(gè)上拉晶體管和位于與所述第一側(cè)相對(duì)的第二側(cè)的多個(gè)上拉晶體管組成，其中，位于同一側(cè)的上拉晶體管并聯(lián)，位于不同側(cè)的上拉晶體管的源極和柵極順序電連接，
[0006]還包括第一焊盤、第二焊盤、第三焊盤和第四焊盤，其中，
[0007]所述第一焊盤與所述第一側(cè)的多個(gè)上拉晶體管的漏極電連接；
[0008]所述第二焊盤與所述第一側(cè)的多個(gè)上拉晶體管的源極電連接；
[0009]所述第三焊盤與所述第二側(cè)的多個(gè)上拉晶體管的源極電連接；
[0010]所述第四焊盤與所述第二側(cè)的多個(gè)上拉晶體管的漏極電連接。
[0011]進(jìn)一步，所述第一焊盤、所述第二焊盤、所述第三焊盤和所述第四焊盤位于切割道內(nèi)。
[0012]進(jìn)一步，通過(guò)多個(gè)矩形接觸窗將所述第一焊盤與所述第一側(cè)的多個(gè)上拉晶體管的漏極電連接；
[0013]通過(guò)多個(gè)共享接觸窗將所述第二焊盤與所述第一側(cè)的多個(gè)上拉晶體管的源極電連接；
[0014]通過(guò)多個(gè)共享接觸窗將所述第三焊盤通過(guò)多個(gè)矩形接觸窗與所述第二側(cè)的多個(gè)上拉晶體管的源極電連接；
[0015]通過(guò)多個(gè)共享接觸窗將所述第四焊盤與所述第二側(cè)的多個(gè)上拉晶體管的漏極電連接。
[0016]進(jìn)一步，所述第一側(cè)的多個(gè)晶體管的個(gè)數(shù)為4或5個(gè)，所述第二側(cè)的多個(gè)晶體管的個(gè)數(shù)為4或5個(gè)。
[0017]進(jìn)一步，所述測(cè)試結(jié)構(gòu)布局取決于所述長(zhǎng)鏈?zhǔn)缴侠w管組的布局。
[0018]本發(fā)明還提供一種基于上述測(cè)試結(jié)構(gòu)的測(cè)試方法，所述測(cè)試方法適用于監(jiān)控所述長(zhǎng)鏈?zhǔn)缴侠w管組的短路路徑和漏電流和/或用于獲得所述長(zhǎng)鏈?zhǔn)缴侠w管組的晶圓允收測(cè)試的數(shù)據(jù)。
[0019]進(jìn)一步，斷開所述第一焊盤和所述第四焊盤，連接所述第二焊盤和所述第三焊盤來(lái)測(cè)試柵極是否短路。
[0020]進(jìn)一步，斷開所述第二焊盤和所述第四焊盤，連接所述第一焊盤和所述第三焊盤測(cè)試柵極是否短路。
[0021]進(jìn)一步，斷開所述第三焊盤和所述第四焊盤，連接所述第一焊盤和所述第二焊盤測(cè)試位于所述第一側(cè)的多個(gè)上拉晶體管的源-漏路徑是否短路。
[0022]進(jìn)一步，斷開所述第一焊盤和所述第二焊盤，連接所述第三焊盤和所述第四焊盤測(cè)試位于所述第二側(cè)的多個(gè)上拉晶體管的源-漏路徑是否短路。
[0023]進(jìn)一步,所述晶圓允收測(cè)試的數(shù)據(jù)包括Idsat/Vt/1ff。
[0024]進(jìn)一步，將所述第一焊盤作為漏極，所述第二焊盤作為源極，所述第三焊盤作為柵極，對(duì)所述第一側(cè)的多個(gè)上拉晶體管進(jìn)行測(cè)試，獲得所述晶圓允收測(cè)試的數(shù)據(jù)。
[0025]進(jìn)一步，將所述第四焊盤作為漏極，所述第三焊盤作為源極，所述第二焊盤作為柵極，對(duì)所述第二側(cè)的多個(gè)上拉晶體管進(jìn)行測(cè)試，獲得所述晶圓允收測(cè)試的數(shù)據(jù)。
[0026]進(jìn)一步，計(jì)算所述晶圓允收測(cè)試的數(shù)據(jù)的平均值，用以監(jiān)控所述第一側(cè)和所述第二側(cè)的上拉晶體管是否失配。
[0027]綜上所述，本發(fā)明的測(cè)試結(jié)構(gòu)，其具有兩個(gè)功能:一、可以用作測(cè)試上拉晶體管的漏電流、斷開或短路路徑的測(cè)試結(jié)構(gòu)；二、可以用于測(cè)試上拉晶體管WAT數(shù)據(jù)(例如:Idsat/Vt/1ff)的測(cè)試結(jié)構(gòu)。通過(guò)本發(fā)明的測(cè)試結(jié)構(gòu)，有效監(jiān)控上拉晶體管的電性能。
【附圖說(shuō)明】
[0028]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。
[0029]附圖中:
[0030]圖1為現(xiàn)有的一種6T SRAM存儲(chǔ)陣列的布局圖；
[0031]圖2為現(xiàn)有的一種SRAM存儲(chǔ)陣列的布局圖，其中左圖為布局圖，右圖為對(duì)應(yīng)左圖方框中上拉晶體管的電路圖；
[0032]圖3a為本發(fā)明實(shí)施例一中SRAM存儲(chǔ)陣列的上拉晶體管的測(cè)試結(jié)構(gòu)俯視圖；
[0033]圖3b為本發(fā)明實(shí)施例一中SRAM存儲(chǔ)陣列的上拉晶體管的測(cè)試電路圖。
【具體實(shí)施方式】
[0034]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0035]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。
[0036]在此使用的術(shù)語(yǔ)的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語(yǔ)“組成”和/或“包括”，當(dāng)在該說(shuō)明書中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語(yǔ)“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。
[0037]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0038]圖1示出了現(xiàn)有的6T SRAM存儲(chǔ)單元的布局圖，一般如果想要測(cè)量上拉晶體管PUl的電學(xué)性能，我們需要將上拉晶體管PUI的漏/源/柵極/體接觸與切割道內(nèi)不同的焊盤相連接。通過(guò)晶圓允收測(cè)試(Wafer Acceptance Test, WAT)獲得上拉晶體管PUl的Idsat/Vt/1ff值。由于上拉晶體管尺寸小所測(cè)數(shù)據(jù)的波動(dòng)性大，需要對(duì)樣品Idsat/Vt/1ff的數(shù)據(jù)進(jìn)行平均值計(jì)算。
[0039]鑒于此，本發(fā)明提出了一種新的測(cè)試結(jié)構(gòu)，以對(duì)SRAM存儲(chǔ)陣列的上拉晶體管進(jìn)行監(jiān)控。
[0040]實(shí)施例一
[0041]下面，參照?qǐng)D2和圖3a_3b來(lái)對(duì)本發(fā)明實(shí)施例的測(cè)試結(jié)構(gòu)進(jìn)行詳細(xì)描述。
[0042]如圖2所示，現(xiàn)有的一種SRAM存儲(chǔ)陣列的布局圖，其中左圖為布局圖，右圖為對(duì)應(yīng)左圖方框中上拉晶體管的電路圖。多個(gè)SRAM存儲(chǔ)單元按行和列排列成SRAM陣列。
[0043]SRAM存儲(chǔ)陣列形成于半導(dǎo)體基底上。半導(dǎo)體基底包括硅。或者基底包括鍺、硅化鍺或其他適合的半導(dǎo)體材料。半導(dǎo)體基底還可包括其他合適的特征和結(jié)構(gòu)。
[0044]在所述半導(dǎo)體基底內(nèi)形成多個(gè)有源區(qū)，所述多個(gè)有源區(qū)彼此之間通過(guò)位于所述基底內(nèi)的隔離結(jié)構(gòu)實(shí)現(xiàn)互相絕緣。隔離結(jié)構(gòu)經(jīng)由合適的技術(shù)形成于半導(dǎo)體基底內(nèi)。在一實(shí)施例中，隔離結(jié)構(gòu)經(jīng)由淺溝槽絕緣(STI)技術(shù)形成。在另一實(shí)施例中，隔離結(jié)構(gòu)或者可經(jīng)由硅局部氧化(LOCOS)技術(shù)形成。
[0045]所述SRAM存儲(chǔ)陣列還包括形成在多個(gè)有源區(qū)內(nèi)的晶體管，例如多個(gè)上拉晶體管。
[0046]SRAM存儲(chǔ)陣列還包括第一金屬層的互連布線。各種互連結(jié)構(gòu)可用來(lái)耦合NOMS和PMOS晶體管以形成實(shí)際運(yùn)作的SRAM存儲(chǔ)陣列。在一個(gè)實(shí)例中，通過(guò)第一金屬層互連布線將第一上拉晶體管PUl的源極和第二上拉晶體管PU2的柵極電連接在一起，通過(guò)第一金屬層互連布線將第一上拉晶體管PUl的柵極和第二上拉晶體管HJ2的源極電連接在一起，通過(guò)第一金屬層互連布線將第二上拉晶體管PU2的漏極和第三上拉晶體管HJ3的漏極相連接，通過(guò)第一金屬布線層將第三上拉晶體管PU3的源極和第四上拉晶體管PU4的柵極電連接在一起，通過(guò)第一金屬層互連布線將第四上拉晶體管PU4的源極和第三上拉晶體管HJ3的柵極電連接在一起。按此方式，若干個(gè)上拉晶體管構(gòu)成鏈?zhǔn)缴侠w管組。在一個(gè)示例中，如圖3a所述長(zhǎng)鏈?zhǔn)缴侠w管組300由位于長(zhǎng)鏈?zhǔn)缴侠w管組第一側(cè)300a的4個(gè)上拉晶體管和位于與所述第一側(cè)300a相對(duì)的第二側(cè)300b的4個(gè)上拉晶體管組成，其中，位于同一側(cè)的上拉晶體管并聯(lián)，位于不同側(cè)的上拉晶體管的源極和柵極順序電連接。
[0047]值得一提的是，盡管在圖3a中只示出了第一側(cè)300a和第二側(cè)300b分別四個(gè)并聯(lián)上拉晶體管，但是本實(shí)施例對(duì)上拉晶體管的數(shù)量不做具體限制，還可根據(jù)SRAM存儲(chǔ)陣列的大小進(jìn)行調(diào)整。
[0048]繼續(xù)參考附圖2，SRAM存儲(chǔ)陣列更進(jìn)一步包括第一金屬層的在柵極、漏極端和源極端的各個(gè)