專(zhuān)利名稱：決定檢測(cè)存儲(chǔ)陣列輸出的最佳時(shí)間情況存儲(chǔ)的制作方法
決定檢測(cè)存儲(chǔ)陣列輸出的最佳時(shí)間情況存儲(chǔ)技術(shù)領(lǐng)域0001本發(fā)明涉及存儲(chǔ)部件(memory unit)的設(shè)計(jì)，以及更明 確地涉及用于決定檢測(cè)存儲(chǔ)陣列輸出的最佳時(shí)間情況(time instance) 的方法與途徑，該存儲(chǔ)陣列可以產(chǎn)生帶有可變延遲的數(shù)據(jù)輸出。
背景技術(shù)：
0002存儲(chǔ)陣列通常包含多重單元，每個(gè)單元一般存儲(chǔ)數(shù)據(jù)比 特。這些單元可以用例如SRAM (靜態(tài)隨機(jī)存取存儲(chǔ))和DRAM (動(dòng) 態(tài)RAM)的技術(shù)實(shí)現(xiàn)，這些技術(shù)是相關(guān)領(lǐng)域公知的。通常，存儲(chǔ)陣列 在相應(yīng)的輸出路徑上產(chǎn)生輸出信號(hào)，該輸出信號(hào)表示由輸入信號(hào)指定 的存儲(chǔ)在單元內(nèi)的值。0003輸出信號(hào)通常被檢測(cè)來(lái)決定相應(yīng)的比特值。通常，輸出 信號(hào)強(qiáng)度在最佳時(shí)間情況(time instance)被檢查，并且相應(yīng)的比特值 基于該強(qiáng)度被決定。0004在檢測(cè)中，時(shí)間情況(在該情況檢測(cè)發(fā)生)需要是最佳 的，檢測(cè)太早可能導(dǎo)致檢測(cè)到錯(cuò)誤值，檢測(cè)太晚可引起相對(duì)較少的吞 吐量性能。因此，在現(xiàn)有技術(shù)中，公認(rèn)需要在最佳時(shí)間檢測(cè)輸出信號(hào)。0005這種存儲(chǔ)陣列，特別是SRAM，常常需要被用于通用及 專(zhuān)用集成電路，例如DSP、微處理器、無(wú)線基帶處理器等。0006當(dāng)存儲(chǔ)陣列可產(chǎn)生帶有可變延遲的輸出信號(hào)時(shí)額外的挑 戰(zhàn)被呈現(xiàn)出來(lái)。例如，存儲(chǔ)陣列經(jīng)常利用"編譯器技術(shù)"實(shí)現(xiàn)，其中 高級(jí)設(shè)計(jì)者設(shè)計(jì)存儲(chǔ)部件(memoryunit)的不同組件(例如解碼器， 檢測(cè)放大器)，這些組件需要與不同構(gòu)造的存儲(chǔ)陣列一起工作。0007于是后期設(shè)計(jì)者會(huì)挑選適合于所關(guān)注具體環(huán)境的所關(guān)注 的期望的構(gòu)造(存儲(chǔ)陣列的尺寸)。這樣，通過(guò)使用編譯器技術(shù)，高 級(jí)設(shè)計(jì)者提供支持各種存儲(chǔ)陣列規(guī)模的廣泛架構(gòu)，而稍后由不同的人 挑選具體的構(gòu)造。0008關(guān)于這種環(huán)境的一個(gè)問(wèn)題是存儲(chǔ)陣列產(chǎn)生的輸出信號(hào)依 靠存儲(chǔ)陣列規(guī)模構(gòu)造經(jīng)歷不同的延遲。該延遲也會(huì)被其它因素影響， 例如(制造)過(guò)程變化、溫度和實(shí)際操作期間的電壓變化。這樣，用 于檢測(cè)輸出信號(hào)的最佳時(shí)間將依靠后期設(shè)計(jì)者挑選的具體構(gòu)造而變 化。0009在一種常見(jiàn)的現(xiàn)有途徑中，"跟蹤裝置"被使用，其試圖產(chǎn)生指示檢測(cè)情況的檢測(cè)信號(hào)。通常，跟蹤裝置包含組件，其仿效 引起輸出信號(hào)中可變延遲的效應(yīng)，并且這樣檢測(cè)信號(hào)會(huì)精確地指定最 佳檢測(cè)情況。0010存在提供這樣一種跟蹤裝置的普遍需要，該跟蹤裝置指 示檢測(cè)存儲(chǔ)陣列輸出的最佳時(shí)間情況，存儲(chǔ)陣列可產(chǎn)生含有可變延遲 (如上述的編譯器存儲(chǔ)中的延遲)的數(shù)據(jù)輸出存儲(chǔ)。


0011本發(fā)明將參照下文簡(jiǎn)要描述的下列附圖進(jìn)行描述。0012圖1是可實(shí)現(xiàn)本發(fā)明多個(gè)方面的示例設(shè)備的框圖。0013圖2顯示了一個(gè)實(shí)施例中的存儲(chǔ)陣列的內(nèi)部構(gòu)造。0014圖3說(shuō)明了在存儲(chǔ)陣列的輸出中引起延遲效應(yīng)的分布電容。0015圖4顯示了一個(gè)實(shí)施例中的存儲(chǔ)單元的內(nèi)部結(jié)構(gòu)。0016圖5說(shuō)明了在存儲(chǔ)部件內(nèi)產(chǎn)生檢測(cè)使能信號(hào)的現(xiàn)有跟蹤裝置的實(shí)施方式。0017圖6是說(shuō)明依照本發(fā)明多個(gè)方面的跟蹤裝置的存儲(chǔ)框圖。0018圖7顯示了包含在本發(fā)明的一個(gè)實(shí)施例的跟蹤裝置內(nèi)的可升級(jí)驅(qū)動(dòng)器與反向控制邏輯的細(xì)節(jié)。0019圖8是說(shuō)明本發(fā)明一個(gè)實(shí)施例中跟蹤電路所用的虛設(shè)單元(dummy cell)的細(xì)節(jié)的電路圖。0020圖9是時(shí)序圖，其說(shuō)明了一個(gè)實(shí)施例中操作存儲(chǔ)部件的多種組件的時(shí)序關(guān)系。
具體實(shí)施方式
1.概述0021依照本發(fā)明一個(gè)方面提供的跟蹤裝置包含用于決定最佳 檢測(cè)情況來(lái)檢測(cè)存儲(chǔ)陣列輸出的可升級(jí)驅(qū)動(dòng)器?？缮?jí)驅(qū)動(dòng)器的使用 使跟蹤裝置可在存儲(chǔ)陣列尺寸變化時(shí)最佳地決定檢測(cè)情況。0022本發(fā)明的另一個(gè)方面使用反向跟蹤電路(***)0023本發(fā)明的幾個(gè)方面參照說(shuō)明的示例在下文被描述。應(yīng)該 了解的是眾多特定細(xì)節(jié)、關(guān)系與方法被列出，以提供對(duì)本發(fā)明的全面 了解。然而，相關(guān)領(lǐng)域的技術(shù)人員會(huì)容易地認(rèn)識(shí)到本發(fā)明可在沒(méi)有一 個(gè)或更多具體細(xì)節(jié)的情況下或者通過(guò)其它方法等被實(shí)行。在其它情況 下，眾所周知的結(jié)構(gòu)或操作沒(méi)有詳細(xì)示出，以避免混淆本發(fā)明的特征。 2.示例設(shè)備0024圖1為可實(shí)現(xiàn)本發(fā)明多種方面的實(shí)例設(shè)備的框圖。所示 的設(shè)備100包含地址解碼器110、存儲(chǔ)陣列120，檢測(cè)放大器塊130、 輸出(0/P)緩沖器140與外部系統(tǒng)190。除外部系統(tǒng)190之外的全部 組件可被視為包含在存儲(chǔ)部件(memory unit)內(nèi)。每個(gè)塊在下文被更 詳細(xì)地描述。0025存儲(chǔ)陣列120包含組織成行與列的單元，如圖2描繪。 如圖2所示，單元230、 240與220 (行中的其它單元未顯示出)被提 供在單一一行內(nèi)，而單元220與230被提供在一一列內(nèi)(列中的其它 單元未顯示出)。 一列的全部單元連接到單一的列線路上，并且當(dāng)被 使能時(shí)，在單一的列線路上提供它們的輸出。例如，圖2中單元220 與230在列線路280-M上提供它們的輸出。一行的單元由行線路290-1 到2^)-N (包含于路徑112)上相應(yīng)的行使能信號(hào)使能。存儲(chǔ)在被使能 的一行的單元內(nèi)的比特在列線路280-1到280-M (包含于路徑123)上 被提供。0026繼續(xù)參照?qǐng)D1，外部系統(tǒng)190在路徑191上(向地址解碼 器110)發(fā)送所關(guān)注的需要在存儲(chǔ)陣列120中被讀取的字的地址(行地 址)，并在路徑149上接收存儲(chǔ)在指定的字內(nèi)的值。外部系統(tǒng)190可 包含產(chǎn)生地址的多種處理器(未顯示)。0027地址解碼器110 (決定具體的行)解碼地址并使能相應(yīng)于 所接收的地址的行使能信號(hào)，這樣引起被使能行內(nèi)的存儲(chǔ)單元(memory cell)在路徑125 (或特定的列線路280-1到280-M)上輸出它們存儲(chǔ)7的比特值。0028輸出緩沖器140向檢測(cè)放大器塊130的輸出比特(在路 徑134被接收)提供增加的強(qiáng)度(或緩沖)，并在路徑149上提供相 應(yīng)的信號(hào)給外部系統(tǒng)190。0029檢測(cè)放大器塊130檢測(cè)存儲(chǔ)單元的輸出產(chǎn)生的輸出信號(hào) 并將它們放大到可被可靠使用的水平。結(jié)果，產(chǎn)生的比特值被展現(xiàn)在 路徑134上。檢測(cè)放大器塊130包含用于字(或行)內(nèi)每個(gè)存儲(chǔ)單元 的一個(gè)檢測(cè)放大器部件(更多細(xì)節(jié)如下面圖3所示)。每個(gè)檢測(cè)放大 器部件被連接到相應(yīng)的列線路(從存儲(chǔ)陣列120接收)并接收相應(yīng)列 內(nèi)單元的輸出。0030一般而言，每個(gè)檢測(cè)放大器部件需要在最佳時(shí)間情況(time instance)檢測(cè)相應(yīng)的輸出信號(hào)(從存儲(chǔ)陣列120接收)，如上文背景 技術(shù)部分的描述。編譯器存儲(chǔ)類(lèi)型的環(huán)境在決定這一最佳時(shí)間情況存在 的一些挑戰(zhàn)將在下文參考圖3和4更詳細(xì)地說(shuō)明。 3.在最佳時(shí)間檢測(cè)的挑戰(zhàn)0031圖3為說(shuō)明在一個(gè)實(shí)施例中決定最佳檢測(cè)情況需要考慮 的一些示例性挑戰(zhàn)的部分存儲(chǔ)部件的框圖。特別地說(shuō)明了存儲(chǔ)陣列的 行線路和列線路內(nèi)的各個(gè)寄生電容影響最佳檢測(cè)情況的方式。0032所示框圖包含地址解碼器110、檢測(cè)放大器塊130和行線 路290-1到290-N以及列線路280-1到280-M(表示存儲(chǔ)陣列120內(nèi)單 元的組織)。每個(gè)組件在下文被更詳細(xì)地描述。0033所示檢測(cè)放大器塊130包含檢測(cè)放大器部件330-1到 330-M，每個(gè)檢測(cè)放大器檢測(cè)在相應(yīng)列線路上所接收的輸出信號(hào)。每個(gè) 檢測(cè)放大器部件需要在適當(dāng)時(shí)間情況檢測(cè)相應(yīng)列線路，如下文更詳細(xì) 的描述，由于各種寄生電容可能出現(xiàn)一些挑戰(zhàn)。0034元件320-340表示與行290-1關(guān)聯(lián)的分布電容而元件350 與360表示與列線路(或比特線路)280-M關(guān)聯(lián)的分布電容。為了說(shuō) 明，只有元件320、 330、 340、 350與360被顯示為分立元件，但該電 容通常分布在存儲(chǔ)陣列的各個(gè)部分。另外，雖然未顯示，存儲(chǔ)陣列120 的全部行線路與列線路有相似的關(guān)聯(lián)電容。0035另外，例如累積電容(舉例來(lái)說(shuō)，對(duì)于列線路280-M，8350、 260等電容值的和)引起信號(hào)強(qiáng)度依靠存儲(chǔ)陣列120內(nèi)行的數(shù)目 以不同的速率增加。通常，當(dāng)行的數(shù)目增加時(shí)，增加速率降低。0036假設(shè)需要在輸出信號(hào)達(dá)到期望強(qiáng)度(用于可靠性)后檢 測(cè)輸出信號(hào)，該"延遲"可被視為與行的數(shù)目正相關(guān)，并且最佳檢測(cè) 情況也需要考慮這一延遲來(lái)被設(shè)計(jì)。此外在地址解碼器110使能相應(yīng) 行之前，延遲量也可能依靠存儲(chǔ)陣列120內(nèi)行的數(shù)目變化。0037由于存儲(chǔ)單元所提供的內(nèi)部負(fù)載，可能出現(xiàn)其它挑戰(zhàn)。 在下文描述的實(shí)施例中，每個(gè)(存儲(chǔ))單元被實(shí)現(xiàn)為以不同的形式提 供輸出信號(hào)。因此參考存儲(chǔ)單元的不同實(shí)施方式繼續(xù)進(jìn)行描述，如下 文參考圖4的描述。 4.提供差分輸入的單元0038圖4更詳盡地說(shuō)明一個(gè)實(shí)施例中存儲(chǔ)單元的內(nèi)部結(jié)構(gòu)與 相應(yīng)的檢測(cè)放大器部件的操作。該圖被顯示包含反相器480與490，晶 體管430與440以及檢測(cè)放大器部件410。每個(gè)組件在下文被更詳盡地描 述。0039反相器480與490是背對(duì)背連接的。反相器480與490 的輸出彼此互補(bǔ)。反相器480與490的輸出構(gòu)成表示存儲(chǔ)單元420內(nèi) 存儲(chǔ)的比特值的差分電壓輸出。0040當(dāng)行使能2卯-l被開(kāi)啟，每個(gè)晶體管430與440將相應(yīng)反 相器480與490的輸出分別連接到比特線路450與460。反相器480與 490的輸出因而被分別呈現(xiàn)在線路450與460(包含在列線路280-M中) 上。0041可以認(rèn)識(shí)到每個(gè)晶體管430/440也引起存儲(chǔ)單元420輸出 (的信號(hào)強(qiáng)度的上升)中的一些延遲(由于關(guān)聯(lián)電阻與電容)。0042當(dāng)檢測(cè)放大器410被開(kāi)啟(被觸發(fā))時(shí)，其放大比特線 路450與460上強(qiáng)度的差值，并將被放大的信號(hào)與閾值進(jìn)行比較來(lái)決 定比特線路450/460上的信號(hào)代表1還是代表0。優(yōu)選的是檢測(cè)放大器 利用低強(qiáng)度輸入信號(hào)作出這一決定，這樣可實(shí)現(xiàn)高速低功耗的存儲(chǔ)部 件。0043線路450與460上的差分電壓開(kāi)始向可靠決定存儲(chǔ)單元 內(nèi)存儲(chǔ)的比特值所需的水平增大。0044由于前文描述的分布電容引起的延遲效應(yīng)，差分電壓的 增大取決于存儲(chǔ)陣列內(nèi)行與列的數(shù)目及其它因素而以不同速率發(fā)生。0045在編譯器存儲(chǔ)類(lèi)型的組件內(nèi)，可能需要檢測(cè)放大器根據(jù) 不同尺寸的存儲(chǔ)陣列來(lái)操作，并且至少在這種情況下，必需在最佳時(shí) 間情況觸發(fā)檢測(cè)放大器，使得不考慮存儲(chǔ)陣列的大小，就可以可靠地 決定存儲(chǔ)陣列內(nèi)所存儲(chǔ)的信息。這是通過(guò)利用下文描述的跟蹤裝置來(lái) 設(shè)法完成的。 5.現(xiàn)有跟蹤裝置0046圖5為說(shuō)明一個(gè)實(shí)施例中的跟蹤裝置的現(xiàn)有存儲(chǔ)部件的 框圖。顯示的存儲(chǔ)部件500包含時(shí)鐘發(fā)生器510、控制塊520、地址解 碼器110、存儲(chǔ)陣列120 (包括存儲(chǔ)單元420)、通過(guò)門(mén)(pass gate) 580、列跟蹤互聯(lián)590、檢測(cè)放大器130與輸出緩沖器140。0047地址解碼器110、存儲(chǔ)陣列120與輸出緩沖器140如上文 參考圖1的描述操作，而且為了簡(jiǎn)明不重復(fù)該描述。每個(gè)檢測(cè)放大器 部件330-1到330-M (包含于檢測(cè)放大器130內(nèi))通過(guò)檢測(cè)使能信號(hào) 526指定的時(shí)間情況檢測(cè)列線路280-1到280-M上的輸出信號(hào)。0048時(shí)鐘產(chǎn)生器510在路徑506 (從未顯示的外部源)上接收 時(shí)鐘信號(hào)，并在通過(guò)路徑506接收時(shí)鐘信號(hào)的時(shí)刻產(chǎn)生負(fù)時(shí)鐘脈沖。 該時(shí)鐘脈沖的負(fù)(1到0)轉(zhuǎn)換與正(0到1)轉(zhuǎn)換分別表示從存儲(chǔ)陣 列120中讀取字所需操作的開(kāi)始與結(jié)束。時(shí)鐘發(fā)生器510也轉(zhuǎn)發(fā)內(nèi)部 產(chǎn)生的負(fù)時(shí)鐘脈沖到控制塊520。0049控制塊520、互聯(lián)元件528與529，通過(guò)門(mén)580與列跟蹤 互聯(lián)590操作來(lái)產(chǎn)生檢測(cè)使能信號(hào)526，這在下文更詳細(xì)地描述。0050元件529與528為電互聯(lián)元件并分別為控制塊520所產(chǎn) 生的跟蹤脈沖提供前向與返回路徑。這些互聯(lián)元件具有與它們關(guān)聯(lián)的 分布電容并被設(shè)計(jì)成仿真存儲(chǔ)陣列120內(nèi)列線路上的分布電容(例如， 350與360)引起的延遲。0051通過(guò)門(mén)580是用數(shù)字門(mén)實(shí)現(xiàn)的，并被設(shè)計(jì)用來(lái)仿真存儲(chǔ) 陣列120內(nèi)存儲(chǔ)單元的串聯(lián)NMOS晶體管(如圖4中430與440所示) 引起的延遲。0052列跟蹤互聯(lián)5卯為電互聯(lián)元件并被設(shè)計(jì)成仿真存儲(chǔ)陣列120的一行存儲(chǔ)上的分布電容(例如，320、 330與340)引起的延遲。0053控制塊520轉(zhuǎn)發(fā)路徑505 (從外部系統(tǒng))上所接收的地址 到地址解碼器110。另外，當(dāng)控制塊520接收到來(lái)自時(shí)鐘發(fā)生器510的 時(shí)鐘脈沖的負(fù)轉(zhuǎn)換時(shí)，就生成跟蹤脈沖(在互連路徑529上)。當(dāng)控 制塊520在互連路徑528上接收到跟蹤脈沖時(shí)，就產(chǎn)生用于檢測(cè)放大 器塊130的檢測(cè)放大器的觸發(fā)(檢測(cè)使能)信號(hào)。0054由于互聯(lián)元件528/529仿真由于列線路相關(guān)電容造成的延 遲，列跟蹤互連590仿真由于行相關(guān)電容造成的延遲，通過(guò)門(mén)580仿 真由于存儲(chǔ)單元內(nèi)相關(guān)串聯(lián)N-MOS晶體管(430/440)造成的延遲， 所以跟蹤脈沖通過(guò)各個(gè)組件傳播所經(jīng)歷的延遲(被控制塊520接收之 前)代表用于產(chǎn)生檢測(cè)使能信號(hào)的延遲度量。0055因此，當(dāng)觸發(fā)脈沖在互聯(lián)元件528上返回控制塊520時(shí)， 控制塊520產(chǎn)生開(kāi)啟(使能)檢測(cè)放大器部件的使能(觸發(fā))信號(hào)。 其后，當(dāng)內(nèi)部時(shí)鐘生成部件510產(chǎn)生的時(shí)鐘脈沖從0到1轉(zhuǎn)換時(shí)，控 制塊520復(fù)位(驅(qū)動(dòng)跟蹤脈沖到無(wú)效狀態(tài))并禁能(關(guān)閉)檢測(cè)放大 器。在路徑506上接收到上升沿時(shí)，讀操作又一次開(kāi)始。0056上文描述的跟蹤裝置方法存在幾個(gè)缺點(diǎn)，其中一些缺點(diǎn) 將在下文描述0057如前文描述，元件529與528被設(shè)計(jì)成盡可能精確地仿 真由存儲(chǔ)陣列120內(nèi)的列線路上的分布電容引起的延遲。這些元件(例 如長(zhǎng)度、寬度與厚度)的參數(shù)是基于實(shí)際存儲(chǔ)陣列的仿真模型選擇的。 仿真模型內(nèi)任何不準(zhǔn)確或改變都會(huì)導(dǎo)致比為這些元件的參數(shù)選擇的最 優(yōu)值要小。0058同樣，在通過(guò)門(mén)580與連續(xù)晶體管仿真的存儲(chǔ)單元結(jié)構(gòu) 中，它們之間經(jīng)常存在不匹配。0059另外，這個(gè)技術(shù)會(huì)導(dǎo)致對(duì)于更大結(jié)構(gòu)(更大行數(shù))，跟 蹤脈沖的顯著失真(更長(zhǎng)的上升與下降時(shí)間)，因此導(dǎo)致檢測(cè)放大器 的不可靠操作，對(duì)于更大結(jié)構(gòu)的存儲(chǔ)陣列尤為如此。0060由于上文描述的這些因素，檢測(cè)放大器使能(觸發(fā))信 號(hào)的定時(shí)/時(shí)序可能小于最佳定時(shí)/時(shí)序。本發(fā)明的各個(gè)方面克服這些缺 點(diǎn)中的至少一些缺點(diǎn)，如下文更詳盡描述。6.改進(jìn)的跟蹤裝置0061圖6為說(shuō)明依照本發(fā)明一個(gè)方面的跟蹤裝置的存儲(chǔ)部件 的框圖。顯示的存儲(chǔ)部件600包含時(shí)鐘發(fā)生器610、控制塊620、地址 解碼器110、存儲(chǔ)陣列120 (包括存儲(chǔ)單元650)、跟蹤信號(hào)驅(qū)動(dòng)器695、 列跟蹤負(fù)載696、可升級(jí)驅(qū)動(dòng)器塊680、反向控制邏輯690、檢測(cè)放大 器塊130和輸出緩沖器140。0062地址解碼器110、存儲(chǔ)陣列120與輸出緩沖器140如上文 描述操作，并且為了簡(jiǎn)明不對(duì)其進(jìn)行重復(fù)描述。每個(gè)檢測(cè)放大器部件 330-1到330-M (包含在檢測(cè)放大器130中)在由檢測(cè)使能信號(hào)626指 定的時(shí)間情況檢測(cè)列線路280-1到280-M上的輸出信號(hào)。0063控制塊620、列跟蹤負(fù)載696、跟蹤信號(hào)驅(qū)動(dòng)器695、可 升級(jí)驅(qū)動(dòng)器680與反向控制邏輯690操作來(lái)產(chǎn)生檢測(cè)使能信號(hào)626(因 此作為跟蹤電路操作)，如下文更詳盡描述。0064列跟蹤負(fù)載696可由電互聯(lián)元件實(shí)現(xiàn)，并被設(shè)計(jì)成仿真 由存儲(chǔ)陣列120內(nèi)一行上的分布電容引起的延遲。列跟蹤負(fù)載696可 以與列跟蹤互連590相似的方式實(shí)現(xiàn)。0065時(shí)鐘發(fā)生器610在路徑606 (從未顯示的外部源)上接收 時(shí)鐘信號(hào)，并在路徑606上接收時(shí)鐘信號(hào)的時(shí)刻產(chǎn)生負(fù)時(shí)鐘脈沖。該 時(shí)鐘脈沖的負(fù)(1到0)轉(zhuǎn)換與正(0到1)轉(zhuǎn)換分別表示從存儲(chǔ)陣列 120中讀取字所需存儲(chǔ)操作的開(kāi)始與結(jié)束。時(shí)鐘產(chǎn)生器610也轉(zhuǎn)發(fā)內(nèi)部 產(chǎn)生的負(fù)時(shí)鐘脈沖到控制塊620。0066跟蹤信號(hào)驅(qū)動(dòng)器695接收來(lái)自控制塊620的開(kāi)始脈沖， 并用正脈沖驅(qū)動(dòng)可升級(jí)驅(qū)動(dòng)器塊680與反向控制邏輯690(分別在路徑 698與699上)。跟蹤信號(hào)驅(qū)動(dòng)器695被實(shí)現(xiàn)為緩沖器，其驅(qū)動(dòng)強(qiáng)度被 設(shè)計(jì)成等于在路徑116上驅(qū)動(dòng)行線路的行使能信號(hào)的驅(qū)動(dòng)器的驅(qū)動(dòng)強(qiáng) 度。0067可升級(jí)驅(qū)動(dòng)器680包含被組織成單列并連接到虛設(shè)列線 路的許多個(gè)(虛設(shè)(dummy))單元，該虛設(shè)列線路被設(shè)計(jì)成基本復(fù) 制列線路(在傳播正脈沖到控制塊620時(shí))引起的(電容性)延遲。 使用這種單元便于可升級(jí)驅(qū)動(dòng)器塊680準(zhǔn)確仿真(存儲(chǔ)陣列內(nèi))行數(shù) 目大的情形造成的延遲。在下文參考圖7與8更加詳盡地描述可升級(jí)驅(qū)動(dòng)器塊680在一個(gè)實(shí)施例中的實(shí)現(xiàn)方式。0068然而，假設(shè)行數(shù)目小，可升級(jí)驅(qū)動(dòng)器塊680自身可能不 會(huì)促進(jìn)對(duì)存儲(chǔ)陣列120列線路經(jīng)歷的延遲的準(zhǔn)確仿真(原因在下文說(shuō) 明)。反向控制邏輯690 (連同到控制塊620的連接)操作來(lái)修正這一 狀況，如下文描述(更多細(xì)節(jié)參考圖7)。0069反向控制邏輯690被設(shè)計(jì)成仿真行的數(shù)目小的情形下存 儲(chǔ)陣列120的延遲，并且在這種情況下正脈沖被快速(超過(guò)可升級(jí)驅(qū) 動(dòng)器塊680)傳播。然而，在單元數(shù)目大的情形下，正脈沖傳播不快于 可升級(jí)驅(qū)動(dòng)器塊680。在一個(gè)實(shí)施例中，反向控制邏輯690被實(shí)現(xiàn)為串 聯(lián)連接的一對(duì)反相器和NMOS晶體管，如下文關(guān)于圖7的描述。0070控制塊620轉(zhuǎn)發(fā)在路徑605 (從外部系統(tǒng))接收的地址到 地址解碼器IIO。此外，控制塊620 —旦接收來(lái)自時(shí)鐘發(fā)生器610的時(shí) 鐘脈沖的負(fù)轉(zhuǎn)換，就產(chǎn)生開(kāi)始脈沖。開(kāi)始脈沖被產(chǎn)生，其延遲等于在 解碼地址解碼器110內(nèi)行地址時(shí)會(huì)遇到的延遲。在一個(gè)實(shí)施例中，延 遲是固定的并由存儲(chǔ)部件的設(shè)計(jì)者決定。0071控制塊620 —旦接收來(lái)自反向控制邏輯690或可升級(jí)驅(qū) 動(dòng)器塊680的返回脈沖，就聲明(assert)檢測(cè)使能信號(hào)626。如可從 上文的描述(以及在下文關(guān)于圖7的描述)意識(shí)到，從可升級(jí)驅(qū)動(dòng)器 塊680接收的返回脈沖準(zhǔn)確地反映大的行數(shù)目情況下的檢測(cè)情況。另 一方面，對(duì)于小的行數(shù)目，反向控制邏輯690加速檢測(cè)情況(或產(chǎn)生 檢測(cè)使能信號(hào)626)。0072從上文會(huì)意識(shí)到控制塊620產(chǎn)生帶有延遲的開(kāi)始脈沖， 該延遲包括地址解碼器110的延遲，列跟蹤負(fù)載696引起的延遲等于 行的電容引起的延遲，并且跟蹤信號(hào)驅(qū)動(dòng)器695、可升級(jí)驅(qū)動(dòng)器680與 反向控制邏輯690組合引起的延遲等于列線路的電容引起的延遲。因 為每個(gè)組件(基本)準(zhǔn)確地仿真相應(yīng)的延遲，所以檢測(cè)情況可被準(zhǔn)確 地決定。0073然而，如上文所指出的，反向控制邏輯690操作以在小 的行數(shù)目情形下提供返回脈沖，另外情況下可升級(jí)驅(qū)動(dòng)器680提供返 回脈沖。通過(guò)反向控制邏輯690與可升級(jí)驅(qū)動(dòng)器680的示例性實(shí)施方 式對(duì)跟蹤列線路內(nèi)的電容引起的延遲繼續(xù)進(jìn)行描述。7.反向控制邏輯與可升級(jí)驅(qū)動(dòng)器0074圖7說(shuō)明了在一個(gè)實(shí)施例中仿真由列線路內(nèi)的電容引起 的延遲的反向控制邏輯690與可升級(jí)驅(qū)動(dòng)器680的細(xì)節(jié)。顯示的可升 級(jí)驅(qū)動(dòng)器塊680包含塊710-1到710-4以及720-1到720-4。顯示的反 向控制邏輯690包含反相器740與755以及NMOS晶體管756。0075塊710-1到710-4以及720-1到720-4中的每一塊表示連 接到虛設(shè)列線路760的虛設(shè)單元，這些虛設(shè)單元中每一個(gè)的驅(qū)動(dòng)強(qiáng)度 等于用于存儲(chǔ)陣列120內(nèi)的存儲(chǔ)單元的驅(qū)動(dòng)強(qiáng)度。在一個(gè)實(shí)施例中， 可升級(jí)驅(qū)動(dòng)器680包含顯示為存儲(chǔ)陣列120內(nèi)每8行的710-1到710-4 以及720-1到720-4塊中的一塊，并且有如圖8所示的結(jié)構(gòu)。塊710-1 與720-1被永久禁止(通過(guò)連接到電路的地)，并且因此不在虛設(shè)列線 路760上輸出信號(hào)，而當(dāng)被使能時(shí)，塊710-2到710-4以及720-2到720-4 在列線路760上輸出邏輯0信號(hào)。這樣，塊710-1與720-1使列線路 760被加載。0076參考圖8， PMOS晶體管850與NMOS晶體管840形成輸入連接到電源860的CMOS開(kāi)關(guān)。CMOS開(kāi)關(guān)(在路徑837上)的 輸出為邏輯0。這樣當(dāng)跟蹤信號(hào)驅(qū)動(dòng)器695驅(qū)動(dòng)路徑698到1時(shí)，晶體 管830被接通。因此，CMOS開(kāi)關(guān)驅(qū)動(dòng)列線路760到0。形成CMOS 開(kāi)關(guān)的晶體管以及晶體管830被制造成與存儲(chǔ)陣列/單元內(nèi)相應(yīng)的元件 相同。0077繼續(xù)參考圖7，當(dāng)710-2到710-4以及720-2到720-4中的每個(gè)塊接通時(shí)其驅(qū)動(dòng)強(qiáng)度與由存儲(chǔ)陣列120內(nèi)的存儲(chǔ)單元產(chǎn)生的驅(qū) 動(dòng)強(qiáng)度相同。由于列線路760的電容也基本等于存儲(chǔ)陣列的列線路的 電容，所以在路徑760上返回脈沖傳播的延遲會(huì)基本等于存儲(chǔ)陣列中 列線路上的延遲。0078在710-1到710-4的四個(gè)塊組成的組中，三個(gè)塊710-2、 710-3與710-4中的每個(gè)塊在虛設(shè)列線路760上輸出(驅(qū)動(dòng))信號(hào)，而 一個(gè)塊710-1作為負(fù)載。因?yàn)橐唤M塊710-1到710-4用于存儲(chǔ)陣列120 內(nèi)的每8行，可意識(shí)到在較大結(jié)構(gòu)(大的行數(shù)目)情況下有大量的驅(qū) 動(dòng)器(與塊710-2到710-4相似)。因此可升級(jí)驅(qū)動(dòng)器680與反向控制 邏輯690—樣快地傳播正脈沖698 (如路徑760上的返回脈沖)。0079然而，對(duì)于較小結(jié)構(gòu)(較小的行數(shù)目)，有成比例的較 小數(shù)目的塊710-2到710-4，并且由于非驅(qū)動(dòng)器塊(與710-1相似)以 及增加的電容，因此有與虛設(shè)列線路760上的負(fù)載相比不成比例的較 少數(shù)目的驅(qū)動(dòng)器(與塊710-2到710-4相似)。0080因此，對(duì)于較小結(jié)構(gòu)，可升級(jí)驅(qū)動(dòng)器680傳播正脈沖698 (如路徑760上的返回脈沖)的速度比需要的速度慢。這被反向控制 邏輯6卯修正。在下文描述的小的行數(shù)目情形下，反向控制邏輯690 傳播正脈沖(如路徑760上的返回脈沖)更早。0081反相器740與755被串聯(lián)連接并且因此傳播路徑698上 所接收的信號(hào)。當(dāng)反相器755 (在路徑756上)的輸出處于邏輯l時(shí)， NMOS晶體管757拉低路徑760。這樣，通過(guò)設(shè)計(jì)反相器740與755 以及NMOS晶體管757的驅(qū)動(dòng)強(qiáng)度，在路徑760上發(fā)生從高到低轉(zhuǎn)換 的最大時(shí)間延遲可被控制。如所希望的，在可升級(jí)驅(qū)動(dòng)器塊680更早 地產(chǎn)生這種轉(zhuǎn)換的情況下，反向控制邏輯6卯不影響路徑760上的信 號(hào)水平。0082從上文可意識(shí)到由于上文描述的方法，檢測(cè)情況被更準(zhǔn) 確地決定。下文的描述參考時(shí)序圖繼續(xù)。 8.時(shí)序圖0083圖9為依照本發(fā)明各個(gè)方面說(shuō)明一個(gè)實(shí)施例中操作存儲(chǔ) 部件的時(shí)序圖。在時(shí)間情況tO，讀操作開(kāi)始于時(shí)鐘606的上升沿。時(shí) 鐘發(fā)生器610產(chǎn)生內(nèi)部信號(hào)905，其具有跟隨t0時(shí)上升沿的脈沖。如 圖所示在時(shí)間情況tl (在tO左右)，從外部系統(tǒng)提供存儲(chǔ)地址。0084地址解碼器110在時(shí)間點(diǎn)t2產(chǎn)生行使能信號(hào)116。行使 能信號(hào)在時(shí)間點(diǎn)t3到達(dá)所關(guān)注的單元，在那一點(diǎn)，存儲(chǔ)單元輸出電壓 908開(kāi)始增加到表示所存儲(chǔ)的比特值。控制塊620在時(shí)間情況t2產(chǎn)生 開(kāi)始脈沖629，其在時(shí)間情況t3到達(dá)跟蹤信號(hào)驅(qū)動(dòng)器695。0085跟蹤信號(hào)驅(qū)動(dòng)器695在時(shí)間情況t3產(chǎn)生正脈沖698。返 回脈沖(在路徑760上)在t3開(kāi)始轉(zhuǎn)換到邏輯0并在tl0達(dá)到邏輯0。0086控制塊620在時(shí)間情況t4產(chǎn)生檢測(cè)使能信號(hào)910。存儲(chǔ) 陣列輸出在時(shí)間t4對(duì)在路徑149上的外部系統(tǒng)是可利用的。在時(shí)間t5， 時(shí)鐘信號(hào)606返回到0，指示讀周期的結(jié)束。如所示，時(shí)鐘脈沖905在t5返回到邏輯1。0087外部系統(tǒng)在時(shí)間情況t6移除路徑605上的地址。行使能 信號(hào)116在時(shí)間t7返回0。存儲(chǔ)單元輸出電壓908在t6開(kāi)始返回零。 開(kāi)始脈沖629在時(shí)間情況t5返回0并在t8達(dá)到邏輯0。正脈沖698在 t8返回0。返回脈沖(在路徑760上)在t8開(kāi)始返回邏輯1。檢測(cè)使能 910在t9轉(zhuǎn)換到邏輯0。在路徑149上的緩沖器輸出在t4后包含輸出 位值并在t9后轉(zhuǎn)換到三態(tài)邏輯。0088應(yīng)該認(rèn)識(shí)到持續(xù)時(shí)間tl-t2表示地址解碼器110中的延遲， 并通過(guò)給開(kāi)始脈沖629 (以及在t2左右產(chǎn)生正轉(zhuǎn)換，如所示)增加延 遲被控制塊620仿真。持續(xù)時(shí)間t243表示在該行上的電容引起的延遲， 并被列跟蹤負(fù)載696仿真。如上文描述，持續(xù)時(shí)間t3-tl0表示由于列 線路上的電容引起的延遲，并被可升級(jí)驅(qū)動(dòng)器塊680和反向控制邏輯 6卯仿真。0089這樣，依照本發(fā)明各個(gè)方面提供的存儲(chǔ)部件可在最佳時(shí) 間點(diǎn)產(chǎn)生檢測(cè)使能信號(hào)。 9.結(jié)論0090盡管上文已經(jīng)描述了本發(fā)明的多個(gè)實(shí)施例，但需要理解 的是它們只是通過(guò)示例而不是限制的方式被展現(xiàn)。同樣，上文描述的 本發(fā)明的多個(gè)方面、特征、組件和/或?qū)嵤├赡軉为?dú)地或以任意組合 的方式實(shí)現(xiàn)于諸如數(shù)據(jù)庫(kù)系統(tǒng)與數(shù)據(jù)倉(cāng)庫(kù)系統(tǒng)的數(shù)據(jù)存儲(chǔ)系統(tǒng)中。本 發(fā)明相關(guān)技術(shù)領(lǐng)域的技術(shù)人員將意識(shí)到被描述實(shí)施例的多個(gè)修改與許 多其他實(shí)施例存在于要求保護(hù)的本發(fā)明的權(quán)范圍內(nèi)。1權(quán)利要求
1.一種存儲(chǔ)設(shè)備，其包含存儲(chǔ)陣列，其包含被組織為多個(gè)行和多個(gè)列的多個(gè)存儲(chǔ)單元，每個(gè)所述多個(gè)存儲(chǔ)單元存儲(chǔ)相應(yīng)的比特值；多個(gè)列線路，每個(gè)列線路在所述多個(gè)列的相應(yīng)的一列中提供單元輸出的共同路徑；多個(gè)行使能信號(hào)，每個(gè)行使能信號(hào)使能所述多個(gè)行中使所述單元在所述多個(gè)列線路上提供所述相應(yīng)的比特值的相應(yīng)的一行中的單元；解碼器，其接收行地址并依照所述行地址使能所述多個(gè)行使能信號(hào)中的一個(gè)行使能信號(hào)；多個(gè)檢測(cè)放大器部件，每個(gè)所述多個(gè)檢測(cè)放大器部件被連接以接收所述多個(gè)列中相應(yīng)的一列上的相應(yīng)比的特值，所述多個(gè)檢測(cè)放大器部件依照檢測(cè)使能信號(hào)檢測(cè)所述多個(gè)列；以及跟蹤電路，其在最佳時(shí)間情況產(chǎn)生所述檢測(cè)使能信號(hào)，所述跟蹤電路包含可升級(jí)驅(qū)動(dòng)器塊，其包含由虛設(shè)列連接的多個(gè)虛設(shè)單元，每個(gè)所述虛設(shè)單元具有的驅(qū)動(dòng)強(qiáng)度與所述多個(gè)單元的驅(qū)動(dòng)強(qiáng)度相同，所述可升級(jí)驅(qū)動(dòng)器塊接收第一脈沖并產(chǎn)生帶有延遲的第一轉(zhuǎn)換，該延遲基本等于所述比特值在相應(yīng)列上傳播帶有的延遲；以及控制塊，其接收所述第一轉(zhuǎn)換并作為響應(yīng)產(chǎn)生所述檢測(cè)使能信號(hào)。
2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)設(shè)備，其中所述可升級(jí)驅(qū)動(dòng)器塊包含 許多個(gè)虛設(shè)單元，該虛設(shè)單元的數(shù)目是所述存儲(chǔ)陣列的每列中的存儲(chǔ)單 元數(shù)目的一小部分。
3. 根據(jù)權(quán)利要求l所述的存儲(chǔ)設(shè)備，其中所述跟蹤電路還包含產(chǎn)生 第二轉(zhuǎn)換的反向控制邏輯塊，其中所述控制塊產(chǎn)生所述檢測(cè)使能信號(hào)以 響應(yīng)接收所述第一轉(zhuǎn)換或所述第二轉(zhuǎn)換，在所述存儲(chǔ)部件的列的數(shù)目小 的情況下，所述反向控制邏輯塊產(chǎn)生所述第二轉(zhuǎn)換的時(shí)間比所述可升級(jí)驅(qū)動(dòng)器產(chǎn)生所述第一轉(zhuǎn)換更早。
4. 根據(jù)權(quán)利要求3所述的存儲(chǔ)設(shè)備，其中所述控制邏輯產(chǎn)生所述檢 測(cè)使能信號(hào)以響應(yīng)在共同路徑上接收的轉(zhuǎn)換，其中所述可升級(jí)驅(qū)動(dòng)器塊 與所述跟蹤電路被耦連以在所述共同路徑上提供所述第一轉(zhuǎn)換與所述第二轉(zhuǎn)換。
5. 根據(jù)權(quán)利要求3所述的存儲(chǔ)設(shè)備，其中所述反向控制邏輯包含 串聯(lián)連接的多個(gè)反相器，所述反相器傳播所述第一脈沖；以及門(mén)，其引起所述第二轉(zhuǎn)換提供到所述控制塊以響應(yīng)接收所述第一
6. 根據(jù)權(quán)利要求5所述的存儲(chǔ)設(shè)備，其中所述跟蹤電路還包含 列跟蹤負(fù)載，其表示由每個(gè)所述多個(gè)行提供的負(fù)載；和產(chǎn)生所述第一脈沖的跟蹤信號(hào)驅(qū)動(dòng)器，所述跟蹤信號(hào)驅(qū)動(dòng)器接收 來(lái)自所述控制塊的開(kāi)始脈沖，該控制塊在連接到所述列跟蹤負(fù)載的路徑 上，所述開(kāi)始脈沖表示跟蹤操作的開(kāi)始。
7. 根據(jù)權(quán)利要求6所述的存儲(chǔ)設(shè)備，還包含指示存儲(chǔ)讀操作開(kāi)始的時(shí)鐘發(fā)生器， 其中所述控制塊產(chǎn)生帶有延遲的所述開(kāi)始脈沖，該延遲等于所述 解碼器從所述行地址產(chǎn)生所述行使能信號(hào)所用的時(shí)間。
8. 根據(jù)權(quán)利要求7所述的存儲(chǔ)設(shè)備，其中所述跟蹤信號(hào)驅(qū)動(dòng)器包含 緩沖器，該緩沖器具有的驅(qū)動(dòng)強(qiáng)度等于驅(qū)動(dòng)所述行使能信號(hào)的驅(qū)動(dòng)器的 驅(qū)動(dòng)強(qiáng)度。
9. 根據(jù)權(quán)利要求1-8中任何權(quán)利要求所述的存儲(chǔ)設(shè)備，還包含-提供訪問(wèn)地址的外部系統(tǒng)；以及接收所述訪問(wèn)地址的存儲(chǔ)部件，所述存儲(chǔ)部件包含存儲(chǔ)陣列、列 線路、行使能信號(hào)、解碼器、檢測(cè)放大器部件、跟蹤電路、可升級(jí)驅(qū)動(dòng)器塊和控制塊。
全文摘要
一種存儲(chǔ)部件內(nèi)的跟蹤電路，其在最佳時(shí)間情況產(chǎn)生檢測(cè)使能信號(hào)。該跟蹤電路包括含有許多個(gè)虛設(shè)單元(220，230，240)的可升級(jí)驅(qū)動(dòng)器塊，每個(gè)虛設(shè)單元具有的驅(qū)動(dòng)強(qiáng)度與存儲(chǔ)陣列(120)內(nèi)單元的驅(qū)動(dòng)強(qiáng)度相同。虛設(shè)單元被開(kāi)啟并像存儲(chǔ)陣列內(nèi)的存儲(chǔ)單元一樣驅(qū)動(dòng)存儲(chǔ)列。結(jié)果，至少當(dāng)行的數(shù)目大時(shí)，可升級(jí)驅(qū)動(dòng)器塊模擬列(列內(nèi)的許多個(gè)行)引起的延遲。在行的數(shù)目較小的情形下，反向控制邏輯仿真該延遲，并且反向控制邏輯和可升級(jí)驅(qū)動(dòng)器塊中的一個(gè)提供用于觸發(fā)檢測(cè)操作的脈沖。
文檔編號(hào)G11C7/00GK101326586SQ200680046514
公開(kāi)日2008年12月17日 申請(qǐng)日期2006年10月11日 優(yōu)先權(quán)日2005年10月14日
發(fā)明者A·穆塔利夫, K·倫加拉詹, N·P·庫(kù)利亞姆帕蒂爾 申請(qǐng)人:德克薩斯儀器股份有限公司