體裝置200的結(jié)構(gòu)相似于圖2所示的結(jié)構(gòu)。在本實施方式中，電性連接至第一密封環(huán)結(jié)構(gòu)108的第一電容器可更包括具有第二導(dǎo)電型的摻雜區(qū)103以及與摻雜區(qū)103具有相同導(dǎo)電型的深井區(qū)101。舉例而言，半導(dǎo)體基底100為P型，因此摻雜區(qū)103及深井區(qū)101為η型，例如分別為η+摻雜區(qū)及η +深井區(qū)。另外，半導(dǎo)體基底100可為η型，因此摻雜區(qū)103及深井區(qū)101為P型，例如分別為P+摻雜區(qū)及P +深井區(qū)。
[0025]摻雜區(qū)103與深井區(qū)101兩者位于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，使半導(dǎo)體基底100的一部分的主體插入(interposed)于摻雜區(qū)104a與深井區(qū)101之間，且被摻雜區(qū)103所圍繞。摻雜區(qū)103可設(shè)置于隔離結(jié)構(gòu)102的正下方而圍繞摻雜區(qū)104a。
[0026]如此一來，圖3所示的第一電容器可包括串聯(lián)的第一、第二及第三次電容器(sub-capacitor)，其中第一次電容器由摻雜區(qū)104a及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104a與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。第二次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104a與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。另外，第三次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于深井區(qū)101下方)所構(gòu)成。具有三個串聯(lián)的次電容器的第一電容器的電容值小于圖2實施方式的電容值，因此其阻抗大于圖2實施方式的阻抗。
[0027]在本實施方式中，電性連接至第二密封環(huán)結(jié)構(gòu)110的第二電容器可更包括摻雜區(qū)103及具有第二導(dǎo)電型的深井區(qū)101。摻雜區(qū)103與深井區(qū)101兩者位于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，使半導(dǎo)體基底100的一部分的主體插入于摻雜區(qū)104b與深井區(qū)101之間，且被摻雜區(qū)103所圍繞。
[0028]再者，圖3所示的第二電容器可包括三個串聯(lián)的次電容器，其中第一次電容器由摻雜區(qū)104b及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104b與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。再者，第二次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104b與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。另外，第三次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于深井區(qū)101下方)所構(gòu)成。具有三個串聯(lián)的次電容器的第二電容器的電容值小于圖2實施方式的電容值，因此其阻抗大于圖2實施方式的阻抗。
[0029]因此，根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的電容器，其中電容器的阻抗大于圖2實施方式的阻抗，因此可進一步改善基底噪聲耦合的問題。
[0030]請參照圖4，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖2的部件是使用相同的標號并省略其說明。除了第一及第二電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于圖2所示的結(jié)構(gòu)。在本實施方式中，通過多個接觸過孔107而電性連接至第一密封環(huán)結(jié)構(gòu)108的第一電容器可為多晶硅-絕緣體-半導(dǎo)體(PIS)電容器，且可包括半導(dǎo)體基底100的主體、一部分的隔離結(jié)構(gòu)102及其上方的多晶硅層117a，其中多晶硅層117a插入于上述部分的隔離結(jié)構(gòu)102與第一密封環(huán)結(jié)構(gòu)108之間，且圍繞芯片區(qū)10。
[0031]再者，通過多個接觸過孔107而電性連接至第二密封環(huán)結(jié)構(gòu)110的第二電容器為Pis電容器，且可包括半導(dǎo)體基底100的主體、一部分的隔離結(jié)構(gòu)102及其上方的多晶硅層117b，其中多晶硅層117b插入于上述部分的隔離結(jié)構(gòu)102與第二密封環(huán)結(jié)構(gòu)110之間，且圍繞芯片區(qū)10。多晶硅層117a及117b可在進行芯片區(qū)10中晶體管的多晶硅柵極(未顯示)制作工藝中形成，因此無需額外的工藝來進行多晶硅層117a及117b的制作。
[0032]在本實施方式中，第一及第二電容器可分別更包括介電層115a及115b，其中介電層115a插入于多晶娃層117a與一部分的隔離結(jié)構(gòu)102之間，而介電層115b插入于多晶娃層117b與另一部分的隔離結(jié)構(gòu)102之間。介電層115a及115b可在進行芯片區(qū)10中晶體管的柵極介電層(未顯示)制作工藝中形成，因此無需額外的工藝來進行介電層115a及115b的制作。
[0033]具有PIS結(jié)構(gòu)的第一及第二電容器由于具有厚度較厚的隔離結(jié)構(gòu)102而具有低電容值，因而使其具有高阻抗，進而有效阻擋來自芯片區(qū)10的噪聲。
[0034]根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的高阻抗PIS電容器，因此可有效防止基底噪聲耦合。
[0035]請參照圖5，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖4的部件是使用相同的標號并省略其說明。除了第一及第二電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于圖4所示的結(jié)構(gòu)。在本實施方式中，第一電容器可更包括至少一開口 119a，其斷開隔離結(jié)構(gòu)102、介電層115a及第一多晶娃層117a。再者，第二電容器可更包括至少一開口 11%，其斷開隔離結(jié)構(gòu)102、介電層115b及第一多晶硅層117b。水氣很容易就會陷進由氧化物所構(gòu)成的絕緣層內(nèi)。因此，開口 119a及11%能減少隔離結(jié)構(gòu)102與水氣的接觸面積，進而緩和水氣所造成的劣化。
[0036]根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的PIS電容器，其內(nèi)具有開口，因此可有效防止基底噪聲耦合，同時又能緩和水氣所造成的劣化。
[0037]請參照圖6，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖4的部件是使用相同的標號并省略其說明。除了第一及第二電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于圖4所示的結(jié)構(gòu)。在本實施方式中，第一及第二電容器每一者可更包括具有第二導(dǎo)電型的摻雜區(qū)103及與摻雜區(qū)103具有相同導(dǎo)電型的深井區(qū)101。摻雜區(qū)103及深井區(qū)101位于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，使半導(dǎo)體基底100的一部分的主體插入于隔離結(jié)構(gòu)102與深井區(qū)101之間，且被摻雜區(qū)103所圍繞。摻雜區(qū)103可設(shè)置于被隔離結(jié)構(gòu)102圍繞的虛擬主動區(qū)內(nèi)。
[0038]如此一來，圖6所示的第一及第二電容器可包括串聯(lián)的第一、第二及第三次電容器，其中第一次電容器由第一或第二多晶硅層117a或117b、非必要的介電層115a或115b以及隔離結(jié)構(gòu)102所構(gòu)成。第二次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于隔離結(jié)構(gòu)102與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。另外，第三次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于深井區(qū)101下方)所構(gòu)成。具有三個串聯(lián)的次電容器的第一及第二電容器的電容值小于圖4實施方式的電容值，因此其阻抗大于圖4實施方式的阻抗。
[0039]因此，根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的電容器，其阻抗大于圖4實施方式的阻抗，因此可進一步改善基底噪聲耦合的問題。
[0040]請參照圖7，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖5或6的部件是使用相同的標號并省略其說明。除了第一及第二電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于第5或6圖所示的結(jié)構(gòu)。在本實施方式中，第一及第二電容器每一者包括三個次電容器，其相似于圖6所示的次電容器。
[0041]再者，不同于圖6所示的第一及第二電容器，第一及第二電容器每一者中的第一次電容器可更包括至少一開口 119a或119b，其斷開隔離結(jié)構(gòu)102、介電層115a或115b以及第一或第二多晶硅層117a或117b。
[0042]根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的電容器，其具有三個串聯(lián)的次電容器，因此可有效防止基底噪聲耦合。再者，三個次電容器中的其中一者具有PIS結(jié)構(gòu)，其中具有開口，因此可緩和水氣所造成的劣化。
[0043]本領(lǐng)域中技術(shù)人員應(yīng)能理解，在不脫離本發(fā)明的精神和范圍的情況下，可對本發(fā)明做許多更動與改變。因此，上述本發(fā)明的范圍具體應(yīng)以后附的權(quán)利要求界定的范圍為準。
【主權(quán)項】
1.一種半導(dǎo)體裝置，包括: 半導(dǎo)體基底，具有第一導(dǎo)電型，且具有被密封環(huán)區(qū)所圍繞的芯片區(qū)； 絕緣層，位于所述半導(dǎo)體基底上； 第一密封環(huán)結(jié)構(gòu)，埋設(shè)于所述絕緣層內(nèi)且對應(yīng)于所述密封環(huán)區(qū)；以及 多個摻雜區(qū)，位于所述第一密封環(huán)結(jié)構(gòu)的下方。2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，更包括: 第二密封環(huán)結(jié)構(gòu)，埋設(shè)于所述絕緣層內(nèi)，對應(yīng)于所述密封環(huán)區(qū)且被所述第一密封環(huán)結(jié)構(gòu)所圍繞；其中，所述多個摻雜區(qū)位于所述第二密封環(huán)結(jié)構(gòu)的下方。3.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述第二密封環(huán)結(jié)構(gòu)包括圍繞所述芯片區(qū)的疊置的多個金屬層以及電性連接至對應(yīng)的所述多個金屬層的多個介層連接條。4.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述第一密封環(huán)結(jié)構(gòu)包括圍繞所述第二密封環(huán)結(jié)構(gòu)的疊置的多個金屬層以及電性連接至對應(yīng)的所述多個金屬層的多個介層連接條。5.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述第二密封環(huán)的寬度大于所述第一密封環(huán)的寬度。6.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，更包括: 第一鈍化護層以及第二鈍化護層，依序覆蓋所述第一密封環(huán)結(jié)構(gòu)和所述第二密封環(huán)結(jié)構(gòu)。7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述第一鈍化護層具有開口，露出所述第二密封環(huán)結(jié)構(gòu)。8.如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述第二密封環(huán)結(jié)構(gòu)包括位于所述第一鈍化護層的所述開口內(nèi)的金屬接墊。9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體基底的主體包含具有第一導(dǎo)電型的井區(qū)。
【專利摘要】本發(fā)明提供一種半導(dǎo)體裝置，包括：半導(dǎo)體基底，具有第一導(dǎo)電型，且具有被密封環(huán)區(qū)所圍繞的芯片區(qū)；絕緣層位于半導(dǎo)體基底上。第一密封環(huán)結(jié)構(gòu)埋設(shè)于絕緣層內(nèi)且對應(yīng)于密封環(huán)區(qū)；以及多個摻雜區(qū)，位于第一密封環(huán)結(jié)構(gòu)的下方。本發(fā)明提出的半導(dǎo)體裝置可以減輕或排除基底噪聲耦合的問題。
【IPC分類】H01L23/64
【公開號】CN105070713
【申請?zhí)枴緾N201510464930
【發(fā)明人】洪建州, 李東興, 黃裕華, 楊明宗
【申請人】聯(lián)發(fā)科技股份有限公司
【公開日】2015年11月18日
【申請日】2012年6月12日
【公告號】CN102832204A, CN102832204B, US8810001, US20120313217, US20140312470