半導(dǎo)體裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法。
【背景技術(shù)】
[0002]近年來，為了根據(jù)設(shè)備的工作狀態(tài)來切換消耗電流等，而在同一半導(dǎo)體基板中混裝了多個晶體管的半導(dǎo)體裝置受到關(guān)注。
[0003]例如在專利文獻(xiàn)I中記載有如下的半導(dǎo)體裝置，S卩，在半導(dǎo)體基板上混裝有第一MOS(Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)晶體管、第二 MOS晶體管以及LDMOS(Lateral Diffused M0S，橫向擴(kuò)散金屬氧化物半導(dǎo)體)晶體管等。在專利文獻(xiàn)I所記載的半導(dǎo)體裝置中，在P型的半導(dǎo)體基板上設(shè)置P型的阱以及N型的阱，在P型的阱中設(shè)置第一 MOS晶體管，在N型的阱中設(shè)置第二 MOS晶體管。另一方面，在P型的半導(dǎo)體基板上設(shè)置有P型的阱以及N型的阱的半導(dǎo)體裝置中，存在如下的情況，S卩，例如為了與設(shè)備的工作狀態(tài)對應(yīng)，而在半導(dǎo)體基板上進(jìn)一步設(shè)置N型的阱，并在該N型的阱中設(shè)置第三MOS晶體管。
[0004]然而，如上所述，當(dāng)在P型的半導(dǎo)體基板上設(shè)置有2個N型的阱的情況下，當(dāng)在一個N型的阱上施加的電位與在另一個N型的阱上施加的電位不同時，存在在2個N型的阱間產(chǎn)生漏電流的情況。
[0005]專利文獻(xiàn)1:日本特開2010-16153號公報

【發(fā)明內(nèi)容】

[0006]本發(fā)明的幾個方式所涉及的目的之一在于，提供一種能夠抑制在阱間產(chǎn)生漏電流的情況的半導(dǎo)體裝置。另外，本發(fā)明的幾個方式所涉及的目的之一在于，提供一種能夠抑制在阱間產(chǎn)生漏電流的情況的半導(dǎo)體裝置的制造方法。
[0007]本發(fā)明是為了解決上述的課題的至少一部分而完成的，可作為以下的方式或者應(yīng)用例來實(shí)現(xiàn)。
[0008]應(yīng)用例I
[0009]本發(fā)明所涉及的半導(dǎo)體裝置的一個方式包括:半導(dǎo)體基板；第一導(dǎo)電型的外延層，其外延生長在所述半導(dǎo)體基板上；第二導(dǎo)電型的第一阱，其被設(shè)置于所述外延層中，并被施以第一電位；所述第二導(dǎo)電型的第二阱，其被設(shè)置于所述外延層中，并被施以與所述第一電位不同的第二電位；所述第一導(dǎo)電型的第三阱，其被設(shè)置在所述第一阱與所述第二阱之間的所述外延層中；所述第一導(dǎo)電型的第一雜質(zhì)區(qū)域，其被設(shè)置在所述第一阱之下的所述外延層中；第一 MOS晶體管，其被設(shè)置于所述第一阱中；第二 MOS晶體管，其被設(shè)置于所述第二阱中；第三MOS晶體管，其被設(shè)置于所述第三阱中，所述第一雜質(zhì)區(qū)域的雜質(zhì)濃度高于所述外延層的雜質(zhì)濃度。
[0010]在這樣的半導(dǎo)體裝置中，能夠利用第一雜質(zhì)區(qū)域來抑制在第一阱與第二阱之間產(chǎn)生漏電流的情況。而且，在這樣的半導(dǎo)體裝置中，能夠利用第三阱來抑制在第一阱與第二阱之間產(chǎn)生漏電流的情況。
[0011]應(yīng)用例2
[0012]在應(yīng)用例I中，也可以采用如下的方式，即，所述第一雜質(zhì)區(qū)域被設(shè)置在所述第二阱之下以及所述第三阱之下。
[0013]在這樣的半導(dǎo)體裝置中，能夠更切實(shí)地抑制在第一阱與第二阱之間產(chǎn)生漏電流的情況。
[0014]應(yīng)用例3
[0015]在應(yīng)用例I或2中，也可以采用如下的方式，S卩，包括被設(shè)置于所述外延層中的所述第二導(dǎo)電型的第二雜質(zhì)區(qū)域，所述第二雜質(zhì)區(qū)域具有:第一部分，其被設(shè)置于所述第一雜質(zhì)區(qū)域之下；第二部分，其與所述第一部分連接，并以在俯視觀察時包圍所述第一阱、所述第二阱以及所述第三阱的方式而被設(shè)置。
[0016]在這樣的半導(dǎo)體裝置中，能夠利用第一雜質(zhì)區(qū)域來抑制在第一部分與第一阱之間產(chǎn)生漏電流的情況。
[0017]應(yīng)用例4
[0018]在應(yīng)用例3中，也可以采用如下的方式，S卩，包括:所述第一導(dǎo)電型的第四阱，其被設(shè)置于所述第二部分與所述第一阱之間的所述外延層中；所述第一導(dǎo)電型的第五阱，其被設(shè)置于所述第二部分與所述第二阱之間的所述外延層中；第四MOS晶體管，其被設(shè)置于所述第四阱中；第五MOS晶體管，其被設(shè)置于所述第五阱中。
[0019]在這樣的半導(dǎo)體裝置中，能夠利用第四阱來抑制在第二部分與第一阱之間產(chǎn)生漏電流的情況。而且，在這樣的半導(dǎo)體裝置中，能夠利用第五阱來抑制在第二部分與第二阱之間產(chǎn)生漏電流的情況。
[0020]應(yīng)用例5
[0021]在應(yīng)用例3或者4中，也可以采用如下的方式，即，包括:所述第二導(dǎo)電型的第六阱，其在俯視觀察時被設(shè)置于所述第二部分的外側(cè)的所述外延層中；所述第二導(dǎo)電型的第三雜質(zhì)區(qū)域，其以在俯視觀察時包圍所述第六阱的方式而被設(shè)置；LDMOS晶體管，其被設(shè)置于所述第六阱中。
[0022]在這樣的半導(dǎo)體裝置中，第三雜質(zhì)區(qū)域能夠?qū)⒌诹迮c外延層電分離，并且能夠在同一工序中形成這樣的第三雜質(zhì)區(qū)域與第二雜質(zhì)區(qū)域。
[0023]應(yīng)用例6
[0024]在應(yīng)用例I至5中的任意一個應(yīng)用例中，也可以采用如下的方式，即，所述第一阱在俯視觀察時被設(shè)置于所述第一雜質(zhì)區(qū)域的外緣的內(nèi)側(cè)。
[0025]在這樣的半導(dǎo)體裝置中，能夠更切實(shí)地抑制在第一阱與第二阱之間產(chǎn)生漏電流的情況。
[0026]應(yīng)用例7
[0027]在應(yīng)用例I至6中的任意一個應(yīng)用例中，也可以采用如下的方式，即，所述第一 MOS晶體管的柵極絕緣膜的厚度與所述第二 MOS晶體管的柵極絕緣膜的厚度不同。
[0028]在這樣的半導(dǎo)體裝置中，例如，在被施加于第二 MOS晶體管的柵電極與第二阱之間的電壓高于被施加于第一 MOS晶體管的柵電極與第一阱之間的電壓的情況下，能夠使第二MOS晶體管的柵極絕緣膜的厚度大于第一 MOS晶體管的柵極絕緣膜的厚度。由此，能夠提高被施加了較高的電壓的第二 MOS晶體管的耐壓。
[0029]應(yīng)用例8
[0030]本發(fā)明的半導(dǎo)體裝置的制造方法的一個方式包括:在外延生長于半導(dǎo)體基板上的第一導(dǎo)電型的外延層中形成所述第一導(dǎo)電型的第一雜質(zhì)區(qū)域的工序；在所述第一雜質(zhì)區(qū)域上的所述外延層中形成第二導(dǎo)電型的第一阱，在所述外延層中形成所述第二導(dǎo)電型的第二阱，在所述第一阱與所述第二阱之間的所述外延層中形成所述第一導(dǎo)電型的第三阱的工序；在所述第一阱中形成第一 MOS晶體管，在所述第二阱中形成第二 MOS晶體管，在所述第三阱中形成第三MOS晶體管的工序，在所述第一阱上施以第一電位，在所述第二阱上施以與所述第一電位不同的第二電位，在形成所述第一雜質(zhì)區(qū)域的工序中，所述第一雜質(zhì)區(qū)域以與所述外延層相比雜質(zhì)濃度較高的方式而被形成。
[0031]在這樣的半導(dǎo)體裝置的制造方法中，能夠制造出可利用第一雜質(zhì)區(qū)域來抑制在第一阱與第二阱之間產(chǎn)生漏電流的情況的半導(dǎo)體裝置。而且，在這樣的半導(dǎo)體裝置的制造方法中，能夠制造出可利用第三阱來抑制在第一阱與第二阱之間產(chǎn)生漏電流的情況的半導(dǎo)體
目.ο
[0032]在本說明書中，關(guān)于“上(下)”這樣的用語，例如在用于“在特定的結(jié)構(gòu)(以下，稱為“A”)的“上(下)”設(shè)置其他特定的結(jié)構(gòu)(以下，稱為“B”)”等的情況下，以包括在A的上(下)直接設(shè)置B的情況和在不妨礙本發(fā)明的作用效果的范圍內(nèi)在A的上(下)隔著其他結(jié)構(gòu)而設(shè)置B的情況的含義來使用“上(下)”的用語。
【附圖說明】
[0033]圖1為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的剖視圖。
[0034]圖2為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的俯視圖。
[0035]圖3為表示本實(shí)施方式所涉及的半導(dǎo)體裝置的深度方向上的雜質(zhì)濃度曲線的一個示例的圖。
[0036]圖4為用于對本實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法進(jìn)行說明的流程圖。
[0037]圖5為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0038]圖6為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0039]圖7為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0040]圖8為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0041]圖9為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0042]圖10為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0043]圖11為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0044]圖12為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0045]圖13為示意性地表示本實(shí)施方式所涉及的半導(dǎo)體裝置的制造工序的剖視圖。
[0046]圖14為示意性地表示本實(shí)施方式的第一改變例所涉及的半導(dǎo)體裝置的剖視圖。
[0047]圖15為示意性地表示本實(shí)施方式的第二改變例所