自對準接觸部的制作方法
【專利說明】自對準接觸部
[0001] 本申請是申請日為2010年12月7日、發(fā)明名稱為"自對準接觸部"的專利申請 201080054553. 5的分案申請。
【背景技術】
[0002] 在集成電路的制造中使用金屬氧化物半導體（MOS)晶體管，諸如MOS場效應晶體 管（MOSFET)。MOS晶體管包括諸如柵電極、柵極電介質層、間隔體等若干部件以及諸如源區(qū) 和漏區(qū)等擴散區(qū)。層間電介質（ILD)通常形成在MOS晶體管之上并且覆蓋擴散區(qū)。
[0003] 通過接觸插塞的方式對MOS晶體管進行電連接，接觸插塞通常由諸如鎢等金屬形 成。首先通過對ILD層進行構圖以形成向下至擴散區(qū)的過孔來制造接觸插塞。構圖工藝通 常是光刻工藝。接下來，將金屬沉積在過孔中以形成接觸插塞。通過使用同樣的或類似的 工藝，向下至柵電極形成分離的接觸插塞。
[0004] 在接觸插塞的制造期間可能發(fā)生的一個問題是形成接觸部到柵極短路。接觸部到 柵極短路是當接觸插塞未對準并且與柵電極電接觸時發(fā)生的短路。一種用于防止接觸部到 柵極短路的常規(guī)方法是通過控制定位（registration)和臨界尺寸（CD)。但是不幸的是，對 于具有小于或等于100納米（nm)的柵極間距（柵極長度+間隔）的晶體管而言，對柵極和 接觸部尺寸的CD控制需要小于10nm，并且柵極與接觸層之間的定位控制也需要小于10nm， 以便實現可制造的工藝窗口（process window)。因此，對柵極的接觸短路的可能性很高。 隨著晶體管柵極間距尺寸的進一步縮減，因為臨界尺寸變得小得多，所以該問題變得更加 普遍。
【附圖說明】
[0005] 圖IA示出了具有正確對準的溝槽接觸部的兩個常規(guī)的MOS晶體管和襯底。
[0006] 圖IB示出了形成到MOS晶體管的擴散區(qū)的、導致接觸部到柵極短路的未對準的溝 槽接觸部。
[0007] 圖2A示出了根據本發(fā)明的一個實施方式的在它們各自的金屬柵電極的頂上具有 絕緣帽層的兩個MOS晶體管和襯底。
[0008] 圖2B示出了在具有絕緣帽層的本發(fā)明的兩個MOS晶體管之間形成的正確對準的 溝槽接觸部。
[0009] 圖2C示出了在具有絕緣帽層的本發(fā)明的兩個MOS晶體管之間形成的未對準的溝 槽接觸部，其中未對準未導致接觸部到柵極短路。
[0010] 圖3A至3C示出了根據本發(fā)明的實施方式的、在置換金屬柵極工藝之后形成的絕 緣帽層。
[0011] 圖4A至4C示出了根據本發(fā)明的另一實施方式的、在置換金屬柵極工藝之后形成 的絕緣帽層。
[0012] 圖5A至51示出了在根據本發(fā)明的實施方式的、在MOS晶體管的間隔體之上延伸 的絕緣帽層的制造工藝。
[0013] 圖6A至6F示出了根據本發(fā)明的實施方式的、具有階梯式剖面的金屬柵電極的制 造工藝。
[0014] 圖7A至7C示出了根據本發(fā)明的實施方式的、具有有著階梯式剖面的金屬柵電極 和在間隔體之上延伸的絕緣帽層兩者的MOS晶體管。
[0015] 圖8A至8F示出了根據本發(fā)明的實施方式的接觸部側壁間隔體。
[0016] 圖9A至9D示出了根據本發(fā)明的實施方式的、在金屬柵電極的頂上形成絕緣帽的 制造工藝。
[0017] 圖IOA至IOG示出了根據本發(fā)明的實施方式的、在溝槽接觸部的頂上形成金屬螺 栓（stud)和絕緣間隔體的制造工藝。
【具體實施方式】
[0018] 這里描述了用于在金屬氧化物半導體（MOS)晶體管的制造期間減少接觸部到柵 極短路的可能性的系統和方法。在以下描述中，將會使用本領域技術人員通常用來將他們 的工作的實質傳達給本領域的其他技術人員的術語來描述說明性的實施方式的各方面。然 而，對本領域的技術人員而言將更加明顯的是，可以僅利用所描述的方面中的一些來實施 本發(fā)明。出于解釋的目的，闡述具體數字、材料和結構，以便提供對說明性的實施方式的透 徹理解。然而，對本領域的技術人員而言將更加明顯的是，可以在沒有具體細節(jié)的情況下實 施本發(fā)明。在其它情況下，省略或者簡化眾所周知的特征，以免使說明性的實施方式難以理 解。
[0019] 以最有助于理解本發(fā)明的方式，將各種操作依次描述為多個分立的操作，然而，不 應當將描述的順序解釋為暗示這些操作必須依賴于順序。更具體地，這些操作無需以所介 紹的順序來執(zhí)行。
[0020] 圖IA示出了襯底100和兩個MOS晶體管101。MOS晶體管101包括柵電極102、柵 極電介質層104和間隔體108。在襯底100中形成擴散區(qū)106。諸如ILD層IlOa和IlOb 等層間電介質（ILD)沉積在兩個MOS晶體管101之間和周圍的區(qū)域中。
[0021] 圖IA也示出了穿過ILD層110a/b向下形成到擴散區(qū)106的溝槽接觸部200。通 常使用光刻構圖工藝接著使用金屬沉積工藝，來形成溝槽接觸部200。光刻構圖工藝和金屬 沉積工藝是本領域公知的。光刻構圖工藝穿過ILD層110a/b向下至擴散區(qū)106來蝕刻溝 槽開口。諸如電鍍、無電鍍覆、化學氣相沉積、物理氣相沉積、濺射或原子層沉積等金屬沉積 工藝利用諸如鎢或銅等金屬來填充溝槽開口。在金屬之前通常沉積金屬襯墊（liner)，諸如 鉭或氮化鉭襯墊。諸如化學機械拋光（CMP)等平坦化工藝用于去除任何過量金屬并且完成 溝槽接觸部200的制造。
[0022] 應當注意的是，在本發(fā)明的替換實施方式中，可以使用過孔接觸部替代溝槽接觸 部。因此，接觸部開口可以是溝槽形或者過孔形，這取決于所使用的構圖工藝或具體集成電 路工藝的需要。這里描述的本發(fā)明的實施方式將涉及接觸部溝槽開口和溝槽接觸部，但是 應當注意的是在任何這些實施方式中，能夠使用過孔開口和過孔接觸部（也稱為接觸插塞 或過孔插塞）來代替接觸部溝槽開口和溝槽接觸部。
[0023] 隨著集成電路技術的進展，晶體管柵極間距逐漸縮減。該柵極間距縮減導致許多 新的、棘手的問題，問題之一是由一側上的溝槽接觸部200和擴散區(qū)106與另一側上的柵電 極102之間的相對緊密的間隔引起的增加的寄生電容（在圖IA中由"C"表示）。間隔體 108傾向于在溝槽接觸部200/擴散區(qū)106與柵電極102之間提供分隔的塊體。諸如氮化硅 等常規(guī)的間隔體材料幾乎起不到減小該寄生電容的作用。不幸的是，寄生電容降低晶體管 性能并且增大芯片功率。
[0024] 由柵極間距縮減所引起的另一棘手的問題是接觸部到柵極（CTG)短路的形成。將 用于溝槽接觸部200的制造工藝設計為防止溝槽接觸部200與金屬柵電極102物理接觸。 當這種接觸發(fā)生時，形成CTG短路，該CTG短路實際上破壞了 MOS晶體管。由于晶體管柵極 間距已經縮減到100納米（nm)以下，所以CTG短路已經變成主要的成品率限制因素。
[0025] 當前用于減少CTG短路的方法包括控制定位和對具有較小臨界尺寸的接觸部進 行構圖。然而，由于柵極間距已經縮減，所以定位要求變得非常難以與現有技術相適應。例 如，柵極間距小于或等于IOOnm的晶體管需要小于IOnm的層定位控制和CD控制，以實現可 制造的工藝窗口。因此，對柵極的接觸短路的可能性非常高。
[0026] 圖IB示出了當溝槽接觸部200未對準時發(fā)生的情況。使用了相同的光刻工藝，但 是如圖所示，溝槽接觸部200的形成位置不完全處于兩個間隔體108之間的區(qū)域內。未對 準導致溝槽接觸部200與柵電極102之一物理接觸，從而產生接觸部到柵極短路。
[0027] 根據本發(fā)明的實施方式，絕緣帽柵電極可以用于最小化接觸部到柵極短路的可能 性。在一個實施方式中，絕緣帽層形成在柵電極102的頂上，并且在MOS晶體管101的間隔 體108內。在本發(fā)明的一些實施方式中，絕緣帽能夠占據間隔體之間存在的很大部分體積。 例如，絕緣帽能夠占據間隔體之間存在的體積的10 %至80 %間的任何比例，但是通常占據 體積的20%至50%。柵電極和柵極電介質層占據大部分的剩余體積。以下描述可以用于 形成絕緣帽的材料。
[0028] 圖2A示出了根據本發(fā)明的一個實施方式的絕緣帽金屬柵電極。圖2A中示出了襯 底100,在襯底100上形成MOS晶體管101。襯底100可以是通過使用體硅襯底或絕緣體上 硅子結構而形成的晶體半導體襯底。在其它實施方式中，可以使用替代材料來形成半導體 襯底，替代材料可以與或不與硅結合，其包括但不限于鍺、銻化銦、碲化鉛、砷化銦、磷化銦、 砷化鎵、銻化鎵或其它III-V族材料。雖然這里描述了可以形成襯底的材料的幾個示例，但 是可以用作可以在其上構建半導體器件的基礎的任何材料都落入本發(fā)明的精神和范圍內。
[0029] 如圖2A中所示，每個MOS晶體管101可以是平面晶體管，或者可以是諸如雙柵極 或三柵極晶體管等非平面晶體管。雖然這里描述的實施方式例示了平面晶體管，但是本發(fā) 明不限于平面晶體管。本發(fā)明的實施方式也可以用于非平面晶體管，包括但不限于FinFET 或三柵極晶體管。每個MOS晶體管101包括由以下三層所形成的柵極疊置體：柵極電介質 層104、柵電極層102和絕緣帽層300。柵極電介質層104可以由諸如二氧化硅或高k材料 等材料形成。可以在柵極電介質層104中使用的高k材料的示例包括但不限于氧化鉿、氧 化娃鉿、氧化鑭、氧化鋁鑭、氧化錯、氧化娃錯、氧化鉭、氧化鈦、氧化鈦鎖鋇、氧化鈦鋇、氧化 鈦鍶、氧化釔、氧化鋁、氧化鉭鈧鉛和鈮鋅酸鉛。在一些實施例中，柵極電介質層104的厚度 可以在約1埃（A)至約50埃之間。在另一實施例中，可以在柵極電介質層104上執(zhí)行諸如 退火工藝等附加工藝，以便在使用高k材料時提高其質量。
[0030] 柵電極層102形成在柵極電介質層104上并且可以至少由P型功函數金屬或N型 功函數金屬構成，這取決于晶體管是PMOS晶體管還是NMOS晶體管。在一些實施方式中，柵 電極層102可以由兩層或更多層金屬層構成，其中至少一層金屬層是功函數金屬層，并且 至少一層金屬層是填充金屬層。
[0031] 對于PMOS晶體管而言，可以用于柵電極的金屬包括但不限于釕、鈀、鉑、鈷、鎳和 導電金屬氧化物（例如氧化釕）。P型金屬層將允許形成具有約4. 9eV至約5. 2eV之間的 功函數的PMOS柵電極。對于NMOS晶體管而言，可以用于柵電極的金屬包括但不限于鉿、 鋯、鈦、鉭、鋁、這