專利名稱：：多晶硅自對準(zhǔn)插塞的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體制造
技術(shù)領(lǐng)域：
，特別涉及一種多晶硅自對準(zhǔn)插塞的制作方法。
背景技術(shù)：
：隨著超大規(guī)模集成電路(ULSI，UltraLargeScaleIntegration)的飛速發(fā)展，元件的特征尺寸(FeatureSize)不斷變小，密度不斷增大，集成電路制造工藝變得越來越復(fù)雜和精細(xì)，對各步工藝，尤其是光刻工藝，提出了更高的要求。在此情況下，自對準(zhǔn)技術(shù)因其可以降低對光刻精度的要求，進而減少形成晶體管所需要的面積而受到廣泛的關(guān)注。如，在半導(dǎo)體工藝制造中，常利用一種自對準(zhǔn)接觸(SAC,selfalignmentcontact)技術(shù)形成多晶硅自對準(zhǔn)插塞。所謂插塞是為了實現(xiàn)硅片上多層電路間的電連接而制作的。通常在半導(dǎo)體工藝制作中，金屬因其熔點較低、難以形成良好的圖形，一般只用于形成傳輸大電流的互連，如電源線和地線等；而摻雜多晶硅層因具有高的熔點且易于形成良好的圖形，常被用于半導(dǎo)體器件間的局部互連，如DRAM器件的位線等。因此，在半導(dǎo)體器件制作過程中，常需要進行多晶硅插塞的制作，目前，該種插塞通常是利用SAC方法形成。圖1A至1D為說明現(xiàn)有多晶硅自對準(zhǔn)插塞制作方法的器件剖面示意圖，圖1A為形成層間介電層后的器件剖面圖，如圖1A所示，在襯底101上形成多個溝槽隔離結(jié)構(gòu)102和多個柵極結(jié)構(gòu)，該柵極結(jié)構(gòu)由柵極103和其外覆蓋的由氧化硅或氮化硅組成的復(fù)合保護層104組成。在各柵極結(jié)構(gòu)的復(fù)合保護層104之間會暴露襯底上的源/漏導(dǎo)電區(qū)域(圖中未示出)，為此在各柵極結(jié)構(gòu)之間填充了層間介電層105，通?？捎脫搅住⑴鸬亩趸?BPSG),以實現(xiàn)絕緣隔離。圖1B為形成多晶硅接觸孔開口后的器件剖面圖，如圖1B所示，對襯底進行光刻、刻蝕，將需要形成電接觸的區(qū)域上的層間介電層105去除，多形成多晶硅插塞作準(zhǔn)備。圖1C為生長多晶硅后的器件剖面圖，如圖1C所示，在襯底上形成一層導(dǎo)電的多晶硅層106，其填充入開口處，與柵極結(jié)構(gòu)的源/漏極處形成了自對準(zhǔn)的電連接。圖1D為形成插塞后的器件剖面圖，在形成多晶硅層106后，需要對其進行平坦化處理，去除多余的多晶硅，實現(xiàn)電互連的分離，在襯底上形成多晶硅自對準(zhǔn)插塞。通常該平坦化工藝是由化學(xué)機械研磨(CMP,ChemicalMechanicalPolishing)方法實現(xiàn)。但是在該步平坦化后，往往會在介電層表面形成大量凹陷缺陷從而易于嵌入雜質(zhì)顆粒。如圖1D所示，在該步平坦化過程中，采用的研磨液通常對氧化硅具有較高的研磨速率，當(dāng)多晶硅研磨至柵極保護層104上方時，結(jié)構(gòu)中的層間介電層105會因其研磨速率快而出現(xiàn)過磨削(Dishing)現(xiàn)象，如圖1D所示，此時層間介電層105出現(xiàn)了凹陷IIO，該凹陷110通常至少有600到1000A的深度。研磨過程中產(chǎn)生的多晶硅等顆粒120容易鑲嵌在其內(nèi)，難以去除，形成顆粒缺陷。這些凹陷和顆粒會造成CMP后晶片表面凹凸不平，影響后面工藝的正常進行，嚴(yán)重時甚至?xí)?dǎo)致其上的電連接無法形成，出現(xiàn)斷路情況。為解決這一因待研磨材料的研磨速率不同而引起的多晶硅研磨后出現(xiàn)缺陷的問題，申請?zhí)枮?00410101122.6的中國專利公開了一種新的研磨液，該研磨液調(diào)整了其對不同研磨材料的研磨速率，提高了研磨后晶片平整度。但是，以調(diào)配研磨液的方法來改善對不同研磨材料進行研磨時晶片表面出現(xiàn)的凹凸不平現(xiàn)象，成本較高，也不能做到完全平整，改善的程度有限。此外，其應(yīng)用有一定的局限性，只能應(yīng)用于確定的這兩種材料的研磨。
發(fā)明內(nèi)容本發(fā)明提供了一種多晶硅自對準(zhǔn)插塞的制作方法，該方法結(jié)合化學(xué)機械研磨工藝與刻蝕工藝對多晶硅層進行平坦化，有效降低了在多晶硅自對準(zhǔn)插塞制作中，多晶硅平坦化后層間介電層上出現(xiàn)凹陷而引起的顆粒缺陷數(shù)。本發(fā)明提供的一種多晶硅自對準(zhǔn)插塞的制作方法，包括步驟提供襯底，所述襯底上至少包括一柵極結(jié)構(gòu)和層間介電層，且在所述層間介電層上開有接觸開口；在所述襯底上沉積多晶硅層；利用化學(xué)機械研磨方法將所述多晶硅層研磨至所述層間介電層的表面；利用刻蝕方法將研磨后的所述多晶硅層刻蝕至所述柵極結(jié)構(gòu)的頂部。其中，所述多晶硅層厚度在2000至4000A之間。其中，研磨后的所述多晶硅層厚度在500至IOOOA之間。其中，研磨后的所述多晶硅層與所述層間介電層間的高度差值在-200A到十200A之間。其中，所述刻蝕方法是千法刻蝕方法或濕法腐蝕方法。其中，所述多晶硅層由低壓化學(xué)氣相沉積方法形成。其中，所述柵極結(jié)構(gòu)包括柵極和復(fù)合保護層，且所述復(fù)合保護層的外層是氮化硅層。其中，所述層間介電層為未摻雜的氧化硅、摻磷的氧化硅、摻硼的氧化硅或摻磷硼的氧化硅。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點本發(fā)明的多晶硅自對準(zhǔn)插塞的制作方法，采用化學(xué)機械研磨工藝與刻蝕工藝相結(jié)合的方法進行多晶硅的平坦化處理，該方法先利用化學(xué)機械研磨方法將多晶硅研磨至與層間介電層大致齊平的程度，再利用選擇比高的刻蝕技術(shù)將多晶硅刻蝕至柵極結(jié)構(gòu)上方，有效減少了因研磨后的層間介電層出現(xiàn)凹陷而引起的顆粒缺陷，提高了生產(chǎn)的成品率。另外，本發(fā)明的多晶硅自對準(zhǔn)插塞的制作方法，不需要研制新的研磨液，成本較低，通用性強。本發(fā)明的多晶硅自對準(zhǔn)插塞的制作方法，只需要增加一步刻蝕工藝，實現(xiàn)方便，操作簡單。圖1A至1D為說明現(xiàn)有多晶硅自對準(zhǔn)插塞制作方法的器件剖面示意圖2為說明本發(fā)明多晶硅自對準(zhǔn)插塞制作方法的流程圖3A至3D為說明本發(fā)明多晶硅自對準(zhǔn)插塞制作方法的器件剖面示意圖。具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式做詳細(xì)的說明。本發(fā)明的處理方法可被廣泛地應(yīng)用到許多應(yīng)用中，并且可利用許多適當(dāng)?shù)牟牧现谱?，下面是通過較佳的實施例來加以說明，當(dāng)然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的普通技術(shù)人員所熟知的一般的替換無疑地涵蓋在本發(fā)明的保護范圍內(nèi)。其次，本發(fā)明利用示意圖進行了詳細(xì)描述，在詳述本發(fā)明實施例時，為了便于說明，表示器件結(jié)構(gòu)的剖面圖會不依一般比例作局部放大，不應(yīng)以此作為對本發(fā)明的限定，此外，在實際的制作中，應(yīng)包含長度、寬度及深度的三維空間尺寸。器件制作過程中，為了在半導(dǎo)體器件間形成局部互連，如電容器引線、DRAM位線(Bitline)等，需要利用導(dǎo)電的多晶硅材料在對應(yīng)位置制作多晶硅插塞，形成電互連結(jié)構(gòu)。本發(fā)明的多晶硅自對準(zhǔn)插塞的制作方法，是對現(xiàn)有的插塞制作方法的改進。本發(fā)明的制作方法中，將現(xiàn)有的多晶硅一步研磨至柵極結(jié)構(gòu)頂部的過程，分解為兩步進行，先將導(dǎo)電的多晶硅研磨至層間介電層，即將位于層間介電層上的多晶硅層去除；再利用刻蝕技術(shù)將柵極結(jié)構(gòu)頂部以上的多晶硅去除，使電互連相互分離，形成多晶硅插塞。本發(fā)明的方法可以避免多晶硅研磨后，因?qū)娱g介電層的研磨速率相對較快而出現(xiàn)的村底表面凹凸不平的現(xiàn)象，有效減少了因研磨產(chǎn)生的多晶硅等顆粒鑲嵌在襯底表面的層間介電層凹陷處而引起的顆粒缺陷數(shù)，提高了器件生產(chǎn)的成品率。圖2為說明本發(fā)明多晶硅自對準(zhǔn)插塞制作方法的流程圖，圖3A至3D為說明本發(fā)明多晶硅自對準(zhǔn)插塞制作方法的器件剖面示意圖，下面結(jié)合圖2和圖3A至3D對本發(fā)明多晶硅自對準(zhǔn)插塞制作方法進行詳細(xì)介紹。首先，提供襯底，該襯底上至少包括一柵極結(jié)構(gòu)和層間介電層，且在層間介電層上開有接觸開口(S201)。圖3A為形成接觸開口后的器件結(jié)構(gòu)剖面圖，如圖3A所示，形成絕緣的層間介電層105后，為形成電連接，先對該層間介電層105進行光刻、刻蝕，以在該層間介電層內(nèi)形成接觸開口，該開口的底部與襯底內(nèi)的導(dǎo)電區(qū)域相連(圖中未示出)。由于器件尺寸逐漸減小，器件間的密度逐漸增大，器件間的間隙越來越小，為制作互連結(jié)構(gòu)帶來了困難，尤其對于光刻工藝的套刻精度提出了嚴(yán)格的要求。為降低生產(chǎn)中的光刻要求，提高生產(chǎn)的效率，在多晶硅自對準(zhǔn)插塞的制作過程中，采用了先在柵極結(jié)構(gòu)上形成層間介電層105,并光刻形成接觸開口后，再填充導(dǎo)電材料的方法。這是因為柵極結(jié)構(gòu)的復(fù)合保護層104的外層為氮化硅層，氮化硅材料與層間介電層105(通常為未摻雜的氧化硅、摻磷的氧化硅、摻硼的氧化硅或摻磷硼的氧化硅)間的刻蝕速率相差較大，在刻蝕開口時，即使光刻圖形的接觸開口的邊緣位于柵極結(jié)構(gòu)之上，也不用擔(dān)心刻蝕時會破壞柵極結(jié)構(gòu)。采用這種先在層間介電層內(nèi)形成開口的方法，可以在設(shè)計時適當(dāng)放大接觸開口的尺寸，或者在光刻時適當(dāng)放寬光刻的精度要求,這對小尺寸的器件的制作非常有利。接著，在村底上沉積多晶硅層(S202)。為形成電連接，需要在接觸開口內(nèi)填充導(dǎo)電的多晶硅材料。為確保電連接的質(zhì)量，沉積的多晶硅的厚度要能夠填滿接觸開口，本步多晶硅層的沉積厚度通常可以選在2000到4000A之間，如為"00A、3500A等。該層多晶硅層的形成利用低壓化學(xué)氣相沉積方法(LPCVD,LowPressureChemicalVaporDeposition)形成。圖3B為沉積多晶硅層后的器件剖面圖，如圖3B所示，由于襯底表面存在開口，在沉積多晶硅層106填充接觸開口后，襯底表面會凹凸不平，這對后續(xù)工藝的進行不利，需要對其進行平坦化處理。現(xiàn)有的多晶硅平坦化主要是利用CMP方法將多晶硅層研磨至柵極結(jié)構(gòu)的頂部，實現(xiàn)各電互連結(jié)構(gòu)的分離，形成多晶硅插塞。但是，由于CMP方法本身固有的特點，這一方法會在襯底表面形成一些局部凹陷缺陷。CMP方法利用混有極小磨粒的化學(xué)溶液與加工表面發(fā)生化學(xué)反應(yīng)，生成容易以機械方式去除的產(chǎn)物，再經(jīng)機械摩擦去除該產(chǎn)物，獲得超光滑無損傷的平坦化表面。該方法屬于化學(xué)與機械方法的結(jié)合，其在研磨過程中所用的化學(xué)溶液稱為研磨液(slurry)，由其工作原理可知，研磨不同的材料所適用的研磨液是不同的，如研磨硅材料、氧化硅材料、金屬材料等所用的研磨液就各不相同，換而言之，不同材料在同一種研磨液下進行研磨時，其研磨速率也各不相同。研磨的這一特點通?？梢杂脕泶_定研磨的終點，但其也帶來了一些問題，如在形成多晶硅自對準(zhǔn)插塞時，需將多晶硅研磨至分隔開，以形成所需的電互連，也就是說，需要將多晶硅研磨至僅位于柵極結(jié)構(gòu)的間隔內(nèi)，而襯底上位于絕緣保護區(qū)域的層間介電層是高于柵極結(jié)構(gòu)的，因而當(dāng)多晶硅研磨至與層間介電層齊平時，其還未能分離開，需要繼續(xù)研磨。但是，再向下研磨時，位于同一研磨平面內(nèi)的多晶硅材料與組成層間介電層的氧化硅材料的研磨速率卻不相同-_后者具有較快的研磨速率，因而當(dāng)多晶硅研磨至柵極結(jié)構(gòu)的頂部，分離形成各多晶硅插塞時，襯底表面為層間介電層的區(qū)域已因過磨削出現(xiàn)了凹陷，表現(xiàn)為研磨后的襯底表面凹凸不平，測試表明這些凹陷的深度約在600到1000A左右。由于在研磨過程中，在襯底表面的層間介電層內(nèi)形成了凹陷，研磨中所產(chǎn)生的顆粒，如多晶硅殘渣，就易鑲嵌在該凹陷內(nèi)，形成顆粒缺陷。為避免這一點，本發(fā)明的制作方法采用了結(jié)合研磨工藝與刻蝕工藝去除多晶硅層，形成多晶硅插塞的方法。在沉積多晶硅層后，利用化學(xué)機械研磨方法將多晶硅層研磨至層間介電層的表面(S203)。圖3C為將多晶硅層研磨至與層間介電層基本齊平時的器件剖面圖，如圖3C所示，為避免層間介質(zhì)層105因研磨速率較快，在研磨后出現(xiàn)凹陷，控制研磨時間，使得研磨多晶硅層106至其基本與層間介電層105齊平時停止。本步研磨最好能實現(xiàn)層間介電層與多晶硅層齊平，但并沒有嚴(yán)格的要求，優(yōu)選的研磨后柵極頂部上的多晶硅厚度在500到IOOOA左右，如700A。如果剩余的多晶硅太厚，后面的刻蝕工藝不易控制，插塞的形狀可能會不夠好，甚至不能保證插塞的正常形成；而如果太薄，則增加了對研磨終點控制的要求，此外，還可能出現(xiàn)層間介電層比多晶硅層低得較多的情況，形成小的凹陷，同樣有出現(xiàn)顆粒缺陷的可能存在。最好在本步研磨后將多晶硅層和層間介電層之間的差距控制在士200A以內(nèi)。經(jīng)過研磨后，導(dǎo)電的多晶硅并未分離開，為此，還需要利用刻蝕方法將研磨后的多晶硅層刻蝕至柵極結(jié)構(gòu)的頂部(S204),以最終形成多晶硅自對準(zhǔn)插塞。圖3D為形成多晶硅自對準(zhǔn)插塞后的器件剖面圖，如圖3D所示，利用千法刻蝕301對襯底進行處理，使多晶硅互連相互分離開，形成插塞。本步中，由于可以采用具有高選擇比的刻蝕氣體，在將多晶硅層106刻蝕至柵極頂部時，層間介電層的消耗并不多，可以確保其結(jié)構(gòu)的完整性。本步刻蝕不需要光刻圖形，實現(xiàn)起來簡單方便。至此，按本發(fā)明的制作方法完成了多晶硅自對準(zhǔn)插塞的制作。表1為分別利用現(xiàn)有方法和本發(fā)明方法制作多晶硅自對準(zhǔn)插塞的晶片上的缺陷數(shù)統(tǒng)計結(jié)果對比情況，如表1所示，采用現(xiàn)有技術(shù)制作多晶硅自對準(zhǔn)插塞的晶片，表面缺陷數(shù)是采用本發(fā)明制作方法的數(shù)十倍，充分證明了本發(fā)明的多晶硅自對準(zhǔn)插塞的制作方法可以有效降價生產(chǎn)中的顆粒缺陷數(shù)，提高器件制作的成品率。表1<table>tableseeoriginaldocumentpage8</column></row><table>本發(fā)明的上述實施例是利用干法刻蝕技術(shù)分離多晶硅層，在本發(fā)明的其他實施例中，還可以利用具有高選擇比的濕法腐蝕技術(shù)來分離多晶硅層，形成多晶硅插塞。具體的刻蝕條件和濕法腐蝕條件是本領(lǐng)域的普通技術(shù)人員能夠得到的，在此不再贅述。本發(fā)明的多晶硅自對準(zhǔn)插塞制作方法中所采用的將一次研磨分為研磨與刻蝕兩步的平坦化方法，還可以應(yīng)用于其他的工藝制作中，只要是在同一待研磨平面內(nèi)具有兩種以上材料，且需要保留的材料具有較快的研磨速率的情況，都可以采用本發(fā)明的平坦化方法制作，且這一平坦化方法也應(yīng)落入本發(fā)明的保護范圍之內(nèi)。本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。權(quán)利要求1、一種多晶硅自對準(zhǔn)插塞的制作方法，包括步驟提供襯底，所述襯底上至少包括一柵極結(jié)構(gòu)和層間介電層，且在所述層間介電層上開有接觸開口；在所述襯底上沉積多晶硅層；利用化學(xué)機械研磨方法將所述多晶硅層研磨至所述層間介電層的表面；利用刻蝕方法將研磨后的所述多晶硅層刻蝕至所述柵極結(jié)構(gòu)的頂部。2、如權(quán)利要求1所述的制作方法，其特征在于所述多晶硅層厚度在2000至4000A之間。3、如權(quán)利要求1所述的制作方法，其特征在于研磨后的所述多晶硅層厚度在500至IOOOA之間。4、如權(quán)利要求1所述的制作方法，其特征在于研磨后的所述多晶硅層與所述層間介電層間的高度差值在-200A到+200A之間。5、如權(quán)利要求1所述的制作方法，其特征在于所述刻蝕方法是干法刻蝕方法或濕法腐蝕方法。6、如權(quán)利要求1所述的制作方法，其特征在于所述多晶硅層由低壓化學(xué)氣相沉積方法形成。7、如權(quán)利要求1所述的制作方法，其特征在于所述柵極結(jié)構(gòu)包括柵極和復(fù)合保護層。8、如權(quán)利要求7所述的制作方法，其特征在于所述復(fù)合保護層的外層是氮化硅層。9、如權(quán)利要求1所述的制作方法，其特征在于所述層間介電層為未摻雜的氧化硅、摻磷的氧化硅、摻硼的氧化硅或摻磷硼的氧化硅。全文摘要本發(fā)明公開了一種應(yīng)用于半導(dǎo)體制造領(lǐng)域的多晶硅自對準(zhǔn)插塞的制作方法，包括步驟提供襯底，所述襯底上至少包括一柵極結(jié)構(gòu)和層間介電層，且在所述層間介電層上開有接觸開口；在所述襯底上沉積多晶硅層；利用化學(xué)機械研磨方法將所述多晶硅層研磨至所述層間介電層的表面；利用刻蝕方法將研磨后的所述多晶硅層刻蝕至所述柵極結(jié)構(gòu)的頂部。采用本發(fā)明的多晶硅自對準(zhǔn)插塞制作方法，可以有效減少因研磨后的層間介電層出現(xiàn)凹陷而引起的顆粒缺陷，提高產(chǎn)品的成品率。文檔編號H01L21/70GK101192561SQ20061011883公開日2008年6月4日申請日期2006年11月28日優(yōu)先權(quán)日2006年11月28日發(fā)明者維周申請人:中芯國際集成電路制造(上海)有限公司