一種制作平面型vdmos的方法及平面型vdmos的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體芯片制造工藝技術(shù)領(lǐng)域，具體涉及一種制作平面型垂直雙擴散金屬-氧化物半導(dǎo)體場效應(yīng)晶體管(VDMOS)的方法及平面型VDM0S。
【背景技術(shù)】
[0002]在半導(dǎo)體器件中，結(jié)型場效應(yīng)電阻(JFET電阻)是隨兩個對應(yīng)的PN結(jié)的耗盡區(qū)變化而變化的一種電阻。對于溝槽(TRENCH)型VDM0S、平面(PLANAR)型VDM0S，由于器件結(jié)構(gòu)不同，在導(dǎo)通電阻(Rdson)方面，兩者的性能差異主要為平面型VDMOS存在JFET電阻，而溝槽型VDMOS沒有。所以在導(dǎo)通電阻方面，平面型VDMOS比溝槽型VDMOS要差，導(dǎo)致在低壓大電流應(yīng)用方面，平面型VDMOS性能較差。但是溝槽型VDMOS工藝要比平面型VDMOS復(fù)雜，如果平面型VDMOS能夠解決JFET電阻問題，就可以在較低工藝難度/較低成本的情況下，應(yīng)用到之前溝槽型VDMOS所應(yīng)用的環(huán)境中。
[0003]現(xiàn)有技術(shù)的常規(guī)做法是:首先，在襯底層上生長外延層時，外延層各個區(qū)域的電阻率恒定，即摻雜的離子濃度恒定，如圖1所示；然后為了降低結(jié)型場效應(yīng)對導(dǎo)通電阻的影響，在生長完外延層之后，需要專門在外延層上進行一次離子注入摻雜并采用高溫退火驅(qū)入，從而在外延層中的一定深度區(qū)域，降低其電阻率，如圖2所示。再繼續(xù)完成器件VDMOS的其他結(jié)構(gòu)，最后形成的器件如圖3所示。
[0004]顯然，在現(xiàn)有技術(shù)中，采用離子注入摻雜和高溫退火驅(qū)入的工藝來降低平面型VDMOS的JFET電阻，工藝復(fù)雜、耗時較長，因而提高了制造平面型VDMOS的成本。

【發(fā)明內(nèi)容】

[0005](一)要解決的技術(shù)問題
[0006]本發(fā)明要解決的技術(shù)問題就是如何以一種簡單易行的工藝來降低平面型VDMOS的JFET電阻。
[0007](二)技術(shù)方案
[0008]為了解決上述技術(shù)問題，根據(jù)本發(fā)明的第一方面，本發(fā)明提供了一種制作平面型VDMOS的方法，該方法包括以下步驟:
[0009]步驟S1:提供襯底；
[0010]步驟S2:在襯底上開始生長外延層，同時開始以預(yù)定的摻雜濃度進行摻雜；
[0011]步驟S3:在生長外延層處于預(yù)定的厚度區(qū)間期間，增大摻雜濃度；
[0012]步驟S4 ;在生長外延層超出預(yù)定的厚度區(qū)間之后，恢復(fù)到預(yù)定的摻雜濃度進行摻雜，完成外延層的生長。
[0013]步驟S5:在外延層上制作平面型VDMOS的其他結(jié)構(gòu)，完成平面型VDMOS的制作。
[0014]優(yōu)選地，襯底為N型襯底，外延層為N型外延層，摻雜為N摻雜。
[0015]優(yōu)選地，襯底為P型襯底，外延層為P型外延層，摻雜為P摻雜。
[0016]優(yōu)選地，步驟S2中生長外延層所采用的方式為化學(xué)氣相淀積法。
[0017]優(yōu)選地，步驟S3中增大摻雜濃度的方式是增加摻雜氣體的流速、增加摻雜氣體中摻雜離子的濃度或同時采用以上兩種方式。
[0018]優(yōu)選地，所述預(yù)定的厚度區(qū)間的最深處為制作完成后的平面型VDMOS的P-體區(qū)的深度的三分之二，最淺處為制作完成后的平面型VDMOS的P-體區(qū)的深度的三分之一。
[0019]優(yōu)選地，所述預(yù)定的厚度區(qū)間的最深處為制作完成后的平面型VDMOS的N-體區(qū)的深度的三分之二，最淺處為制作完成后的平面型VDMOS的N-體區(qū)的深度的三分之一。
[0020]優(yōu)選地，在步驟S3中，當(dāng)生長外延層處于預(yù)定的厚度區(qū)間的最深處和中間位置之間時，從預(yù)定的摻雜濃度開始逐漸增大摻雜濃度，當(dāng)生長外延層處于預(yù)定的厚度區(qū)間的中間位置和最淺處之間時，逐漸減小摻雜濃度到預(yù)定的摻雜濃度。
[0021]優(yōu)選地，在步驟S3中，當(dāng)生長外延層處于預(yù)定的厚度區(qū)間時，摻雜濃度在預(yù)定的摻雜濃度上增加一個預(yù)定的增量。
[0022]根據(jù)本發(fā)明的另一方面，公開了一種平面型VDM0S，該平面型VDMOS由上述方法制成，其外延層中包括一個電阻率低于其他區(qū)域的厚度區(qū)域。
[0023](三)有益效果
[0024]與現(xiàn)有技術(shù)相比，本發(fā)明在生長外延層的同時，通過局部加大摻雜濃度制作出低電阻區(qū)域，并不需要額外增加的工藝。只需要調(diào)節(jié)生長外延層過程中的摻雜濃度就可以。這樣在制作平面型VDMOS時，省去了專門制作外延層低電阻區(qū)域的離子注入摻雜工藝和高溫退火驅(qū)入工藝，降低了工藝復(fù)雜程度，節(jié)約了制造成本。
【附圖說明】
[0025]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0026]圖1為現(xiàn)有技術(shù)的在襯底上生長外延層的剖面結(jié)構(gòu)示意圖；
[0027]圖2為現(xiàn)有技術(shù)的在外延層中優(yōu)化JFET電阻的剖面結(jié)構(gòu)示意圖；
[0028]圖3為按現(xiàn)有技術(shù)制作的平面型VDMOS的剖面結(jié)構(gòu)示意圖；
[0029]圖4為根據(jù)本發(fā)明一個實施例的制作平面型VDMOS的方法的流程圖；
[0030]圖5為根據(jù)本發(fā)明一個實施例生長完外延層之后的剖面結(jié)構(gòu)示意圖。
[0031]圖6為根據(jù)本發(fā)明一個實施例制作的平面型VDMOS的剖面結(jié)構(gòu)示意圖；
[0032]圖7為根據(jù)本發(fā)明另一個實施例生長完外延層之后的剖面結(jié)構(gòu)示意圖；
[0033]圖8為根據(jù)本發(fā)明另一個實施例制作的平面型VDMOS的剖面結(jié)構(gòu)示意圖。
【具體實施方式】
[0034]下面結(jié)合附圖和實施例對本發(fā)明的實施方式作進一步詳細(xì)描述。以下實施例僅用于說明本發(fā)明，但不能用來限制本發(fā)明的范圍。
[0035]下面以一個實施例來詳細(xì)說明制作平面型VDMOS的方法。圖4示出了該方法的總體流程，具體步驟如下:
[0036]步驟S1:提供襯底。如圖5所不,提供的襯底為N型襯底,襯底例如為娃襯底、錯娃襯底等。
[0037]步驟S2:在襯底上開始生長外延層，同時開始以預(yù)定的摻雜濃度進行摻雜。如圖5所示，在N型襯底上生長的外延層為N型外延層。生長的方式例如為化學(xué)氣相淀積法，通過含有摻雜離子的摻雜氣體進行摻雜，在摻雜氣體中摻雜離子為預(yù)定的摻雜濃度。摻雜離子例如為磷離子、硫離子等N型摻雜離子。
[0038]步驟S3:在生長外延層處于預(yù)定的厚度區(qū)間期間，增大摻雜濃度。參看圖5、6，所述預(yù)定的厚度區(qū)間的最深處為制作完成后的平面型VDMOS的P-體區(qū)的