nT2)。此處， "注入量誤差"是指與可得到最大擊穿電壓的注入量之差。在圖13中，縱軸表示300K下的 擊穿電壓（V)，橫軸表示注入量誤差的比值（％ )。此處，"注入量誤差的比值"是指，注入量 誤差的絕對值相對可得到最大擊穿電壓的注入量的比例。在圖12W及圖13中，用正（+) 來表示注入量比可得到最大擊穿電壓的注入量大的情況，用負（-)來表示注入量比可得到 最大擊穿電壓的注入量小的情況。
[016引在圖12中，用記號"□"和由參照符號"51"所示的實線來示出針對本實施方式的 半導體器件的仿真結(jié)果，用記號"A"和由參照符號"52"所示的虛線來示出針對W往技術(shù) 的半導體器件的仿真結(jié)果。在圖13中，用記號"□"和由參照符號"55"所示的實線來示出 針對本實施方式的半導體器件的仿真結(jié)果，用記號"A"和由參照符號"56"所示的虛線來 示出針對W往技術(shù)的半導體器件的仿真結(jié)果。
[0166] 在圖12W及圖13所示的例子中，將在本實施方式的半導體器件1中可得到最大 擊穿電壓的注入量設(shè)為3. 0Xl〇i2cm-2,關(guān)于具備作為W往技術(shù)的VLD構(gòu)造的RESURF層的半 導體器件，將作為徑向的最內(nèi)側(cè)的RESURF層中的注入量的1.4Xl〇i2cm-2用作可得到最大擊 穿電壓的注入量。
[0167]IXl〇i2cnT2水平的注入量接近離子注入機的控制下限，所W易于發(fā)生制造偏差。 另外，在Si與氧化膜的界面中，還發(fā)生l〇iicnT2等級的界面電荷。因此，W絕對值來觀察注 入量誤差也是重要的。如圖12所示，在本實施方式中，相比于W往技術(shù)，如果W絕對值來觀 察，則注入量的富余成為3倍W上。由此，可W說本實施方式的半導體器件1可較好地應(yīng)對 由上述離子注入機的控制下限所引起的制造偏差。
[0168] 另外，W圖13所示的注入量誤差的比值來觀察時，關(guān)于注入量的富余，本實施方 式的半導體器件1更寬。其理由在于基板表面的耗盡層的擴展方面。
[0169] 圖14是示出W往技術(shù)的半導體器件中的與基板表面的耗盡層分布有關(guān)的仿真結(jié) 果的圖像。圖15是示出本發(fā)明的第一實施方式的半導體器件1中的與基板表面的耗盡層 分布有關(guān)的仿真結(jié)果的圖像。在圖14W及圖15中，示出了向半導體器件1的陽極電極15 與陰極電極17之間施加了 4500V的電壓時的基板表面的耗盡層的擴展。在圖14W及圖15 中，參照符號"60"所示的白色部分表示耗盡層。通過該耗盡層60,保持對基板表面施加的 局電壓。
[0170] 此處，將本實施方式的半導體器件1中的最佳注入量設(shè)為2. 5Xl〇i2cnT2,作為具備 作為W往技術(shù)的VLD構(gòu)造的RESURF層的半導體器件中的最佳注入量，使用了作為VLD構(gòu)造 的最內(nèi)側(cè)的RESURF層的注入量的1. 4X10口畑1-2。
[0171] 在圖14化）W及圖15化）中，示出最佳注入量時的仿真結(jié)果。在圖14(a)W及圖 15(a)中，示出注入量小于最佳注入量、且其注入量誤差的比值是33. 3%時的仿真結(jié)果。在 圖14(c)W及圖15(c)中，示出注入量大于最佳注入量、且其注入量誤差的比值是33. 3%時 的仿真結(jié)果。
[0172] 在具備作為W往技術(shù)的VLD構(gòu)造的RESURF層的半導體器件的情況下，如圖14(a) 所示，注入量小于最佳注入量時，在達到期望的電壓之前RESURF層完全耗盡化，在活性區(qū) 域12的外周緣部產(chǎn)生顯著的電場集中，產(chǎn)生雪崩擊穿。另外，如圖14(c)所示，注入量大于 最佳注入量時，活性區(qū)域12側(cè)的RESURF層不會耗盡化至最表面，將在基板表面發(fā)生的高電 壓進行保持的區(qū)域變窄，所W擊穿電壓降低。
[0173] 相對于此，在本實施方式的半導體器件1中，如圖15(a)~圖15(c)所示，在擴散 層W及未注入雜質(zhì)的區(qū)域中耗盡層擴展至最表面，即使注入量變動，其狀況也不會大幅變 化。其原因為，即使注入量比最佳注入量稍小，注入層也不會完全耗盡化，即使注入量比最 佳注入量稍大，擴散層也能夠充分地完全耗盡化。目P，本實施方式的半導體器件1克服了W 往技術(shù)的半導體器件中的缺點。
[0174] 通過具有該樣的耗盡層的擴展方面的特征，本實施方式的半導體器件1實現(xiàn)了W 往不知道的效果。具體而言，在同一施加電壓下比較了的情況下，在本實施方式的半導體器 件1中，半導體基板內(nèi)部的最大電場比具備作為W往技術(shù)的VLD構(gòu)造的RESURF層的半導體 器件稍高。盡管如此，如圖12W及圖13所示，在本實施方式的半導體器件1中，在最佳條 件下仍可得到比具備作為W往技術(shù)的VLD構(gòu)造的RESURF層的半導體器件更高的擊穿電壓。 作為其一個原因，可W舉出如下原因；在本實施方式的半導體器件1中，泄漏電流的路徑、 具體而言通過沖擊離子化而產(chǎn)生的空穴化ole)到達P基礎(chǔ)層（活性區(qū)域）12的流動路徑 被耗盡層所切斷。
[0175] 在W上的說明中，著眼于半導體基板的表面W及內(nèi)部，但本發(fā)明還具有降低半導 體器件的外部的電場的效果。降低該半導體器件的外部的電場的效果在將注入量設(shè)定為大 于最佳注入量的情況下顯著地出現(xiàn)。在半導體器件的外部的電場中特別重要的是純化膜的 表面的電場。在終端構(gòu)造上、即在構(gòu)成終端構(gòu)造的電場緩和層13W及阻擋層14上形成純 化膜。純化膜的表面的電場越大，在大氣中越易于發(fā)生沿面放電。
[0176] 在上述圖14W及圖15中，參照符號"60"所示的白色部分表示耗盡層，但也稱作 電場向外部泄漏的部位。目P，在W往技術(shù)中，電場不會從靠近活性區(qū)域的RESURF層表面向 外部泄漏，所W純化膜表面的電場易于偏向外側(cè)。
[0177] 相對于此，在本發(fā)明中，電場向外部泄漏的部位分散，與其相應(yīng)地，純化膜表面的 電場也不易產(chǎn)生偏移。另外，本發(fā)明的表面電場如圖11所示具有尖峰狀的尖銳的峰值，所 W優(yōu)選將純化膜的厚度設(shè)為幾ymw上而使電場的峰值純化。
[017引圖16是示出與純化膜表面的最大電場有關(guān)的仿真結(jié)果的圖形。在圖16中，縱軸 表示向半導體器件1的陽極電極15與陰極電極17之間施加了 4500V的電壓時的純化膜表 面的最大電場（W下有時稱為"純化膜表面電場"），橫軸表示注入量誤差的比值（％ )。在 圖16的縱軸中，隨著朝向紙面的上側(cè)，純化膜表面電場的值變大。在圖16中，用記號"□" 和由參照符號"61"所示的實線來示出本實施方式的半導體器件的情況，用記號"A"和由 參照符號"62"所示的虛線來示出W往技術(shù)的半導體器件的情況。
[0179] 根據(jù)圖16可知，在本實施方式的半導體器件1中，相比于W往技術(shù)的半導體器件， 純化膜表面電場對于注入量誤差不敏感?？芍緦嵤┓绞降陌雽w器件1特別是在注入量 誤差的比值比較大的區(qū)域、即注入量比較大的區(qū)域中，大幅地優(yōu)于W往技術(shù)的半導體器件。
[0180] 而且，在本實施方式的半導體器件、和作為W往技術(shù)的半導體器件的具備VLD構(gòu) 造的RESURF層的半導體器件中，在使電壓從零電壓上升了時的耗盡層的擴展方面也完全 不同。
[0181] 圖17~圖19是示出W往技術(shù)的半導體器件中的與基板剖面的耗盡層分布有關(guān)的 仿真結(jié)果的圖像。圖20~圖22是示出本發(fā)明的第一實施方式的半導體器件1中的與基板 剖面的耗盡層分布有關(guān)的仿真結(jié)果的圖像。
[0182] 在圖17~圖22中，示出了向半導體器件的陽極電極15與陰極電極17之間施加 了100￥、4500￥、或者5200￥的電壓時的基板剖面的耗盡層的擴展。圖17(3)、圖18(3)、圖 19 (a)、圖20 (a)、圖21(a)W及圖22(a)示出施加了 100V的電壓時的結(jié)果。圖17化）、圖 18化）、圖19化）、圖20化）、圖21化）W及圖22(b)示出施加了 4500V的電壓時的結(jié)果。圖 18(c)、圖19(c)、圖20(c)、圖21(c)W及圖22(c)示出施加了 5200V的電壓時的結(jié)果。
[0183] 另外，在圖18W及圖21所示的圖像中，示出最佳注入量時的仿真結(jié)果。在圖17 W及圖20所示的圖像中，示出注入量小于最佳注入量、且其注入量誤差的比值是33. 3%時 的仿真結(jié)果。在圖19W及圖22所示的圖像中，示出注入量大于最佳注入量、且其注入量誤 差的比值是33. 3%時的仿真結(jié)果。
[0184] 在圖17~圖22中，參照符號"60"所示的白色部分表示耗盡層。通過該耗盡層 60，來保持對半導體器件施加的電壓。在圖17~圖22中，示出了將設(shè)置半導體器件的環(huán)境 的溫度設(shè)為125°C來提高擊穿電壓的狀態(tài)下的仿真結(jié)果。
[0185] 在W往技術(shù)中，如圖17~圖19所示，基板最表面的耗盡層60從電場緩和層的最 外部向內(nèi)側(cè)擴展。相對于此，在本發(fā)明中，如圖20~圖22所示，基板最表面的耗盡層60從 P型擴散層彼此未連接的部位、即從比P基礎(chǔ)層靠外側(cè)在基板最表面首次出現(xiàn)N型區(qū)域的部 位開始擴展，W該部位為中屯、而離散地擴展。
[0186] 另外，在本實施方式的半導體器件1中，如圖20(a)~圖20(c)、圖21(a)~圖 21 (C)、圖22 (a)~圖22 (C)所示，在電壓比較低的階段，所有擴散層耗盡化至大致基板最表 面。其結(jié)果，在本實施方式的半導體器件1中，即使在比額定電壓低的電壓下，也能夠相比 于W往技術(shù)大幅降低向外部泄漏的電場。
[0187] 圖23是示出與純化膜表面的最大電場有關(guān)的仿真結(jié)果的圖形。在圖23中，縱軸 表示純化膜表面電場，橫軸表示向半導體器件的陽極電極與陰極電極之間施加的電壓（V)。 關(guān)于圖23的縱軸，隨著朝向紙面的上側(cè)，純化膜表面電場的值變大。
[0188] 在圖23中，在本實施方式的半導體器件1中，用由參照符號"205"所示的粗實線 來示出最佳注入量的情況，用由參照符號"204"所示的粗的單點劃線來示出注入量小于最 佳注入量、且其注入量誤差的比值是33. 3%的情況，用由參照符號"206"所示的粗的雙點 劃線來示出注入量大于最佳注入量、且其注入量誤差的比值是33. 3%的情況。
[0189] 另外，在圖23中，在W往技術(shù)的半導體器件中，用由參照符號"202"所示的細實線 來示出最佳注入量的情況，用由參照符號"201"所示的細虛線來示出注入量小于最佳注入 量、且其注入量誤差的比值是33. 3%的情況，用由參照符號"203"所示的細的雙點劃線來 示出注入量大于最佳注入量、且其注入量誤差的比值是33. 3%的情況。在圖23中，也與圖 17~圖22同樣地，示出了將設(shè)置半導體器件的環(huán)境的溫度設(shè)為125°C來提高擊穿電壓的狀 態(tài)下的仿真結(jié)果。
[0190] 根據(jù)圖23可知，在本實施方式的半導體器件1中，相比于W往技術(shù)的半導體器件， 能夠?qū)⑹┘恿俗鳛轭~定電壓的4500V的一半的電壓即2250V的電壓時的純化膜表面的最大 電場減半。通常，功率電子設(shè)備用半導體器件在額定電壓的一半程度的電源電壓下使用，所 W該成為大的優(yōu)點。
[0191] 如W上那樣，在本實施方式的半導體器件1中，在半導體基板11的厚度方向一方 側(cè)的表面部內(nèi)，從半導體基板11的外周緣部隔離而形成P型的活性區(qū)域12。從該活性區(qū)域 12的外周緣部朝向半導體基板11的外周緣部，W圍繞活性區(qū)域12的方式形成環(huán)狀的電場 緩和層13。
[0192] 電場緩和層13具備；多個P型注入層21a~25a，相互隔開間隔而W圍繞活性區(qū) 域12的方式形成；W及多個P型擴散層2化~25b，W圍繞各P型注入層21a~25a的方 式形成。P型擴散層2化~2化相比于P型注入層21a~25a，P型雜質(zhì)的濃度更低。
[0193] 在電場緩和層13的徑向上形成于最內(nèi)側(cè)的第一P型注入層21a與活性區(qū)域12相 接或者一部分重疊地形成。P型注入層21a~25a彼此的間隔、即層間區(qū)域的寬度S隨著從 活性區(qū)域12朝向半導體基板11的外周緣部而變大。
[0194] 另外，圍繞第一P型注入層21a的第一P型擴散層2化與圍繞其外側(cè)的其他P型 注入層22a~25a的P型擴散層2化~25b中的至少一個具體而言第二P型擴散層2化相 連而形成。
[0195] 通過W上的結(jié)構(gòu)，在本實施方式的半導體器件1中，在形成P型注入層21a~25a W及P型擴散層2化~2化時，能夠使可實現(xiàn)具有比較高的擊穿電壓的半導體器件1的P 型雜質(zhì)的注入量的富余比較寬。由此，能夠?qū)崿F(xiàn)不易受到制造工藝的偏差所致的影響而能 夠W比較高的成品率來制造的半導體器件1。
[0196] 另外，在本實施方式的半導體器件的制造方法中，在掩模形成工序中，在半導體基 板11的厚度方向一方側(cè)的表面部上形成抗蝕劑掩模Ml?？刮g劑掩模RM1形成為具有如下 圖案；在徑向上相互隔開間隔地形成了圍繞與形成活性區(qū)域12的區(qū)域?qū)?yīng)的部分的多個 開口部。
[0197] 經(jīng)由該抗蝕劑掩模Ml，在離子注入工序中向半導體基板11離子注入P型雜質(zhì)，形 成P型注入層21a~25a。離子注入了該P型雜質(zhì)的半導體基板11在熱處理工序中被熱處 理，形成圍繞P型注入層21a~25a的P型擴散層2化~25b。
[019引由此，從活性區(qū)域12的外周緣部朝向半導體基板11的外周緣部，W圍繞活性區(qū)域 12的方式，環(huán)狀地形成具備P型注入層21a~25a和P型擴散層2化~25b的電場緩和層 13。
[0199] 在結(jié)束了熱處理工序的時間點，在作為高濃度雜質(zhì)層的P型注入層21a~25a之 中，在電場緩和層13的徑向上形成于最內(nèi)側(cè)的第一P型注入層21a與作為活性區(qū)域的P基 礎(chǔ)層12相接或者一部分重疊地形成。另外，圍繞第一P型注入層21a的作為低濃度雜質(zhì)層 的第一P型擴散層2化與圍繞比第一P型注入層21a形成于徑向的更外側(cè)的作為其他高濃 度雜質(zhì)層的第二~第五P型注入層22a~25a的低濃度雜質(zhì)層即第二~第五P型擴散層 2化~25b中的至少一個相連而形成。
[0200] 能夠通過該樣的電場緩和層13來實現(xiàn)具有比較高的擊穿電壓的半導體器件1。
[0201] 另外，在掩模形成工序中，W使徑向上的開口部彼此的間隔隨著從與形成活性區(qū) 域12的區(qū)域?qū)?yīng)的部分朝向與半導體基板11的外周緣部對應(yīng)的部分而變大的方式，形成 抗蝕劑掩模Ml。由此，能夠使可實現(xiàn)具有比較高的擊穿電壓的半導體器件1的P型雜質(zhì)的 注入量的富余比較寬。因此，能夠抑制制造工藝的偏差所致的影響，W比較高的成品率來制 造具有比較高的擊穿電壓的半導體器件1。
[0202] 另外，P型擴散層2化~2化是通過在用于形成P型注入層21a~25a的離子注入 之后進行熱處理而形成的，所W無需為了形成P型擴散層2化~2化而進行離子注入。另 夕F，無需為了實現(xiàn)比較高的擊穿電壓而在離子注入之后進行長時間的熱處理。因此，能夠容 易地形成如上所述可實現(xiàn)比較高的擊穿電壓的電場緩和層13。
[0203] 另外，在本實施方式的半導體器件1中，圍繞P型注入層21a~25a之中的至少在 電場緩和層13的徑向上形成于最外側(cè)的第五P型注入層25a的第五P型擴散層2化是從 圍繞在所述徑向上比第五P型注入層25a更靠內(nèi)側(cè)1層形成的第四P型注入層24a的第四 P型擴散層24b隔開間隔而形成的。通過W使成為該樣的結(jié)構(gòu)的方式進行離子注入W及熱 處理，能夠?qū)崿F(xiàn)高耐壓性和注入量的比較寬的富余。
[0204] 另外，在本實施方式的半導體器件1中，P型注入層21a~25a形成為如下；使相 鄰的P型注入層21a~25a彼此之間的層間區(qū)域的寬度S、與在徑向的外側(cè)和該層間區(qū)域相 接的P型注入層22a~25a的寬度W之和L成為預(yù)定的值。通過設(shè)為該樣的結(jié)構(gòu)，能夠?qū)?現(xiàn)高耐壓性、針對制造工藝的偏差的健壯性、W及針對半導體器件的動作環(huán)境的健壯性都 優(yōu)良的半導體器件1。
[0205] 另外，在本實施方式的半導體器件1中，半導體基板11的厚度方向一方側(cè)的表面 中的各P型注入層21a~25a的P型雜質(zhì)的面密度、與在半導體基板11的厚度方向上圍繞 該P型注入層21a~25a的P型擴散層2化~25b的P型雜質(zhì)的面密度之和是作為針對構(gòu) 成半導體基板11的每個半導體材料預(yù)先求出的RESURF構(gòu)造的面密度的最佳值的RESURF 條件的1. 5倍W上且3. 5倍W下。由此，相比于P型注入層21a~25a的厚度方向一方側(cè) 的表面部中的P型雜質(zhì)的面密度小于最佳值的1. 5倍的情況或者超過3. 5倍的情況，能夠 更可靠地實現(xiàn)高耐壓性的半導體器件1。
[0206] 另外，在本實施方式的半導體器件1中，P型注入層21a~25a彼此的間隔、即層間 區(qū)域的寬度S隨著從活性區(qū)域12朝向半導體基板11的外周緣部而W等差數(shù)列方式變大。 通過設(shè)為該樣的結(jié)構(gòu)，能夠?qū)崿F(xiàn)高耐壓性、針對制造工藝的偏差的健壯性、W及針對半導體 器件的動作環(huán)境的健壯性都優(yōu)良的半導體器件1。
[0207]〈第二實施方式〉
[020引圖24是示出本發(fā)明的第二實施方式中的半導體器件2的結(jié)構(gòu)的俯視圖W及剖面 圖。圖24(a)是示出本發(fā)明的第二實施方式中的半導體器件2的結(jié)構(gòu)的俯視圖，圖24化） 是示出本發(fā)明的第二實施方式中的半導體器件2的結(jié)構(gòu)的剖面圖。
[0209] 在本實施方式中，也與第一實施方式同樣地，說明將本實施方式的半導體器件2 應(yīng)用于PIN二