區(qū)域。具體而言，圖1所示的兩個柵極區(qū)域9之一和相應(yīng)的漏極區(qū)域可被去除。
[0037]像素包括P型半導體區(qū)域21。當在平面視圖中查看時，半導體區(qū)域21與源極區(qū)域11重疊。換言之，P型半導體區(qū)域21到與半導體襯底的表面平行的平面上的正交投影與源極區(qū)域11到該平面上的正交投影重疊。當在平面視圖中查看時，P型半導體區(qū)域21被布置或設(shè)置在兩個柵極區(qū)域9之間。換言之，P型半導體區(qū)域21到與半導體襯底的表面平行的平面上的正交投影位于兩個柵極區(qū)域9到該平面上的正交投影之間。當在平面視圖中查看時，P型半導體區(qū)域21與溝道區(qū)域10的一部分重疊。換言之，P型半導體區(qū)域到與半導體襯底的表面平行的平面上的正交投影與溝道區(qū)域10到該平面上的正交投影的一部分重置。
[0038]圖2是示意性示出本實施例的成像裝置的截面結(jié)構(gòu)的圖。圖2示意性示出了沿著圖1中的A-B線的截面結(jié)構(gòu)。圖2的與圖1中所示的元素相對應(yīng)的元素由與圖1中相同的附圖標記來指稱。
[0039]圖2示出了半導體襯底100。在半導體襯底100上設(shè)有未示出的絕緣膜。半導體襯底100的表面SR被限定為半導體襯底100與未示出的絕緣膜之間的界面。溝道長度方向被限定為與圖2的紙平面和表面SR都平行的方向。半導體襯底100的深度方向被限定為與表面SR垂直的方向。
[0040]在N型半導體區(qū)域15中形成光電二極管和JFET。JFET的漏極電流(或者溝道電流)由N型半導體區(qū)域15提供。被配置來為N型半導體區(qū)域15提供漏極電流的漏極電流提供部在像素區(qū)域的一部分中或者在像素區(qū)域外部形成。漏極電流提供部例如包括連接半導體襯底和配線的接觸插塞。
[0041]在N型半導體區(qū)域15下方是N型半導體區(qū)域16，其具有比N型半導體區(qū)域15的雜質(zhì)密度高的雜質(zhì)密度。半導體襯底100的電阻可被N型半導體區(qū)域16降低。因此，可能可以減小由于為JFET提供的漏極電流而引起的電壓降。從而，可能可以減小噪聲，例如因為半導體襯底的電壓依據(jù)位置變化而發(fā)生的陰影(shading)。結(jié)果，可以改善圖像質(zhì)量。否貝1J，可以增大漏極電流。結(jié)果，成像裝置可以高速操作。
[0042]溝道區(qū)域10的漏極側(cè)部分1d可被省略，并且N型半導體區(qū)域15的一部分可形成漏極區(qū)域。漏極區(qū)域可被限定為在平面視圖中鄰近要形成溝道的區(qū)域布置或設(shè)置的N型半導體區(qū)域。
[0043]柵極區(qū)域9包括表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2。表面柵極區(qū)域9_1和掩埋柵極區(qū)域9-2都是P型的。兩個表面柵極區(qū)域9-1被布置或設(shè)置在沿著表面SR的方向上。兩個掩埋柵極區(qū)域9-2被布置或設(shè)置在沿著表面SR的方向上。表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2被布置或設(shè)置在深度方向上。表面柵極區(qū)域9-1被布置或設(shè)置在半導體襯底100的表面SR與掩埋柵極區(qū)域9-2之間。
[0044]溝道區(qū)域10被布置或設(shè)置在表面柵極區(qū)域9-1與掩埋柵極區(qū)域9-2之間的深度處。在上述配置中形成橫向JFET。在橫向JFET中，溝道長度方向與半導體襯底100的表面SR平行。
[0045]表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2彼此電連接。表面柵極區(qū)域9-1與掩埋柵極區(qū)域9-2之間的連接部分被布置或設(shè)置為當在平面視圖中查看時不與溝道區(qū)域10重疊。根據(jù)上述配置，JFET的溝道可以由表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2這兩者來控制。
[0046]當在平面視圖中查看時，表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2彼此重疊。換言之，表面柵極區(qū)域9-1到與半導體襯底的表面平行的平面上的正交投影與掩埋柵極區(qū)域9-2到該平面上的正交投影相同。在上述配置中，表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2可以用相同的掩模來形成，這對于減小JFET的特性的波動是有利的。
[0047]表面柵極區(qū)域9-1的正交投影不一定要與掩埋柵極區(qū)域9-2的正交投影相同。例如，表面柵極區(qū)域9-1、掩埋柵極區(qū)域9-2和溝道區(qū)域10可被布置或設(shè)置成使得在平面視圖中表面柵極區(qū)域9-1與溝道區(qū)域10相交，而在平面視圖中掩埋柵極區(qū)域9-2完全包含溝道區(qū)域10。在上述配置中，表面柵極區(qū)域9-1和掩埋柵極區(qū)域用不同掩模形成。
[0048]可以省略表面柵極區(qū)域9-1或掩埋柵極區(qū)域9-2中的任一者。在本實施例中，當在平面視圖中查看時散開的柵極區(qū)域9之中的每一個包括表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2。然而，在平面視圖中散開的柵極區(qū)域9之中的至少一個可具有表面柵極區(qū)域9-1或者掩埋柵極區(qū)域9-2。
[0049]如圖2中所示，P型半導體區(qū)域21被布置或設(shè)置在兩個掩埋柵極區(qū)域9-2之間。P型半導體區(qū)域21被布置或設(shè)置在比溝道區(qū)域10更深的位置。當通過離子注入形成P型半導體區(qū)域21和溝道區(qū)域10時，沿著P型半導體區(qū)域21的深度方向的雜質(zhì)密度剖面或者分布的峰值與沿著溝道區(qū)域10的深度方向的雜質(zhì)密度剖面的峰值相比位于更深的位置。深度方向被限定為與表面SR垂直的方向。
[0050]在本實施例中，整個P型半導體區(qū)域21被布置或設(shè)置在與掩埋柵極區(qū)域9-2相同的深度。在某個實施例中，可以只有P型半導體區(qū)域的一部分被布置或設(shè)置在與掩埋柵極區(qū)域9-2相同的深度。
[0051]P型半導體區(qū)域21的雜質(zhì)密度低于掩埋柵極區(qū)域9-2的雜質(zhì)密度。P型半導體區(qū)域21和掩埋柵極區(qū)域9-2彼此電連接。具體而言，P型半導體區(qū)域在空間上從P型半導體區(qū)域21延續(xù)到掩埋柵極區(qū)域9-2。
[0052]作為本實施例的變型，在P型半導體區(qū)域21與掩埋柵極區(qū)域9-2之間可以有耗盡層。換言之，在P型半導體區(qū)域21與掩埋柵極區(qū)域9-2之間可以有耗盡的N型半導體區(qū)域。
[0053]在P型半導體區(qū)域21的雜質(zhì)密度低于掩埋柵極區(qū)域9-2的雜質(zhì)密度的配置中，源極區(qū)域11要耗盡可能是困難的。結(jié)果，可以改善JFET的電氣特性。設(shè)在兩個掩埋柵極區(qū)域9-2之間的P型半導體區(qū)域21可以減小流過兩個掩埋柵極區(qū)域9-2之間的區(qū)域的寄生電流。
[0054]在本實施例的變型中，取代P型半導體區(qū)域21，N型半導體區(qū)域可被連續(xù)地布置或設(shè)置在兩個掩埋柵極區(qū)域9-2之間。在上述配置中，可以減小JFET的電氣特性的波動。連續(xù)地布置或設(shè)置在兩個掩埋柵極區(qū)域9-2之間的N型半導體區(qū)域的整體可被耗盡。換言之，兩個掩埋柵極區(qū)域9-2可經(jīng)由耗盡層連接。在此配置中，由耗盡層在兩個掩埋柵極區(qū)域
9-2之間形成勢皇，這可減小流過兩個掩埋柵極區(qū)域9-2之間的區(qū)域的寄生電流。
[0055]這里，將描述圖2中所示的截面結(jié)構(gòu)的另一方面。布置或設(shè)置在比溝道區(qū)域10更深位置的P型半導體區(qū)域具有作為特征的雜質(zhì)密度剖面或分布。該P型半導體區(qū)域包括第一部分、第二部分和第三部分。第二部分的雜質(zhì)密度和第三部分的雜質(zhì)密度分別高于第一部分的雜質(zhì)密度。第一部分被布置或設(shè)置在第二部分和第三部分之間。P型半導體區(qū)域21可對應(yīng)于第一部分。兩個掩埋柵極區(qū)域9-2可對應(yīng)于第二部分和第三部分。
[0056]當在平面視圖中查看時，第一部分與源極區(qū)域11重疊。換言之，第一部分到與半導體襯底的表面SR平行的平面上的正交投影與源極區(qū)域11到該平面上的正交投影重疊。在本實施例中，當在平面視圖中查看時，第二部分和第三部分不與源極區(qū)域重疊。在另一實施例中，當在平面視圖中查看時，第二部分和第三部分可與源極區(qū)域重疊。
[0057]根據(jù)上述配置，由于第一部分的雜質(zhì)密度低，所以源極區(qū)域可能難以耗盡。結(jié)果，JFET的電氣特性可以得到改善。
[0058]圖3A是示意性示出本實施例的成像裝置的截面結(jié)構(gòu)的圖。圖3示意性示出了沿著圖1中的C-D線的截面結(jié)構(gòu)。圖3A的與圖1和/或圖2中所示的元素相對應(yīng)的元素由與圖1中和/或圖2中相同的標號來指稱。溝道寬度方向被限定為與圖3A的紙平面和表面SR都平行的方向。
[0059]如圖3A所示，在溝道寬度方向上P型半導體區(qū)域21比溝道區(qū)域10寬。在本實施例中，P型半導體區(qū)域21延伸到如下程度:P型半導體區(qū)域21達到FD區(qū)域3正下方的區(qū)域以及復位MOS晶體管的源極區(qū)域7正下方的區(qū)域。P型半導體區(qū)域21可防止溝道區(qū)域10與N型半導體區(qū)域15之間的歐姆導電。實際上，電勢剖面可被設(shè)計成使得溝道區(qū)域10與N型半導體區(qū)域15之間沿著與表面SR垂直的方向的電阻可高于JFET的源極與漏極之間沿著溝道長度方向的電阻。
[0060]圖3B是示意性示出本實施例的成像裝置的截面結(jié)構(gòu)的圖。圖3B示意性示出了沿著圖1中的E-F線的截面結(jié)構(gòu)。圖3B的與圖1至圖3A的任何一幅中所示的元素相對應(yīng)的元素由與圖1至圖3A中相同的附圖標記來指稱。溝道寬度方向被限定為與圖3B的紙平面和表面SR都平行的方向。
[0061]如上所述，表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2彼此電連接。在本實施例中，具有相同導電類型的區(qū)域電連接表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2。例如，在圖3B中，F(xiàn)D區(qū)域3和復位MOS晶體管的源極區(qū)域7可朝著半導體襯底中的深處延伸，到它們可電連接表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2的程度。雖然在圖3中，表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2被布置或設(shè)置成它們之間有一段距離，但作為另一變型，表面柵極區(qū)域9-1和掩埋柵極區(qū)域9-2可通過沿著與表面SR垂直的方向的雜質(zhì)擴散形成為空間上連續(xù)。
[0062]在本實施例中，柵極區(qū)域9和溝道區(qū)域10在圖1所示的平面結(jié)構(gòu)中彼此相交。換言之，柵極區(qū)域9到與半導體襯底的表面平行的平面上的正交投影和溝道區(qū)域10到與半導體襯底的表面平行的平面上的正交投影彼此相交。
[0063]柵極區(qū)域9和溝道區(qū)域10的相交意指每個區(qū)域被布置或設(shè)置成穿越另一區(qū)域。換言之，柵極區(qū)域9的至少兩個部分從溝道區(qū)域10向外突出并且溝道區(qū)域10的至少兩個部分從柵極區(qū)域9向外突出。
[0064]溝道區(qū)域的當在圖1的平面視圖中查看時被布置或設(shè)置在兩個柵極區(qū)