r>[0101]第二基本單元12b是利用無(wú)法配置標(biāo)準(zhǔn)單元11以及第一基本單元12a的區(qū)域而被配置的。由于第二基本單元12b也能夠利用于構(gòu)成實(shí)施電路修正時(shí)所需的功能模塊，因此優(yōu)選為，在邏輯電路配置區(qū)域10中的未配置標(biāo)準(zhǔn)單元11以及第一基本單元12a的區(qū)域中盡可能地配置第二基本單元12b。另外，由于能夠通過(guò)將第二基本單元12b與一個(gè)或多個(gè)基本單元12a進(jìn)行組合，而構(gòu)成規(guī)模更大的功能模塊，因此優(yōu)選為，在圖9所示的X軸方向上，將第二基本單元12b以與第一基本單元12a連續(xù)的方式進(jìn)行配置。
[0102]在步驟S24中，自動(dòng)配置配線工具對(duì)多個(gè)單元之間的配線進(jìn)行設(shè)定。與此同時(shí)，自動(dòng)配置配線工具在邏輯電路配置區(qū)域10中的未配置標(biāo)準(zhǔn)單元11以及第一基本單元12a和第二基本單元12b的區(qū)域的至少一部分中，配置至少一個(gè)二極管單元13(參照?qǐng)D6以及圖7) ο
[0103]由此，二極管單元13所包括的第一二極管以及第二二極管的陽(yáng)極以及陰極的位置被決定。另外，第一二極管被連接于預(yù)定的晶體管的柵極電極與第一電源配線之間，并且第二二極管被連接于該柵極電極與第二電源配線之間(參照?qǐng)D8)。
[0104]由于根據(jù)上述的步驟，能夠?yàn)楣庋谀ぶ谱髦蟮碾娐沸拚鰷?zhǔn)備而連續(xù)配置多個(gè)第一基本單元12a的可能性變大，因此例如，可得到在電路修正中追加帶復(fù)位鎖存電路的情況下，容易確保用于連續(xù)配置六個(gè)第一基本單元12a的區(qū)域的優(yōu)點(diǎn)。另外，配置了第一基本單元12a以及第二基本單元12b之后的未配置區(qū)域大致均勻地分散于整個(gè)邏輯電路配置區(qū)域10，從而能夠在作為保護(hù)對(duì)象的晶體管的附近配置二極管單元13，由此能夠充分地實(shí)施天線效應(yīng)對(duì)策。
[0105]在步驟S25中，對(duì)在制作了半導(dǎo)體集成電路裝置的制造工序中所使用的光掩膜之后是否需要電路修正進(jìn)行判斷。在需要電路修正的情況下，連線表被修正。而且，根據(jù)所修正的連線表來(lái)制作置換連線表，所述置換連線表中，至少一個(gè)第一基本單元12a以及/或至少一個(gè)第二基本單元12b被置換為功能模塊。所制作的置換連線表被輸入至計(jì)算機(jī)，在計(jì)算機(jī)上運(yùn)行的軟件(自動(dòng)配置配線工具)根據(jù)置換連線表來(lái)實(shí)施邏輯電路的布局修正。
[0106]在步驟S26中，自動(dòng)配置配線工具通過(guò)于在步驟S21?S24中所設(shè)計(jì)的布局中僅變更配線層，而將配線連接于至少一個(gè)第一基本單元12a以及/或至少一個(gè)第二基本單元12b，從而構(gòu)成所需的功能模塊。由第一基本單元12a以及/或第二基本單元12b構(gòu)成的功能模塊與多個(gè)標(biāo)準(zhǔn)單元11 一起或者代替一部分標(biāo)準(zhǔn)單元11，而被用于實(shí)現(xiàn)半導(dǎo)體集成電路裝置的邏輯功能。
[0107]根據(jù)本發(fā)明的第二實(shí)施方式，在邏輯電路配置區(qū)域10中的未配置標(biāo)準(zhǔn)單元11的區(qū)域中配置有通用的第一基本單元12a和第二基本單元12b以及保護(hù)用的二極管單元13，僅通過(guò)變更配線層，便能夠?qū)⒌谝换締卧?2a以及第二基本單元12b作為功能模塊而進(jìn)行使用。因此，能夠提供一種半導(dǎo)體集成電路裝置，所述半導(dǎo)體集成電路裝置能夠在不增加半導(dǎo)體基板的面積的條件下，即使在制作了半導(dǎo)體集成電路裝置的制造工序中所使用的光掩膜之后實(shí)施電路修正的情況下也可進(jìn)一步擴(kuò)大相對(duì)于電路修正的靈活性，并且實(shí)現(xiàn)天線效應(yīng)對(duì)策。
[0108]本發(fā)明并不限定于以上所說(shuō)明的實(shí)施方式，可以由在該技術(shù)領(lǐng)域中具有公知常識(shí)的人員在本發(fā)明的技術(shù)思想內(nèi)進(jìn)行多種改變。
[0109]符號(hào)說(shuō)明
[0110]I…半導(dǎo)體基板；2…層間絕緣膜；10...邏輯電路配置區(qū)域；11...標(biāo)準(zhǔn)單元；12...基本單元；12a…第一基本單元；12b…第二基本單元；13…二極管單元；20…模擬電路配置區(qū)域;30…存儲(chǔ)器配置區(qū)域;40…I/O單元配置區(qū)域；51?55、74、76…P型雜質(zhì)擴(kuò)散區(qū)域；61?65、73、75…N型雜質(zhì)擴(kuò)散區(qū)域阱;72…P阱;77…配線;78…第一電源配線；79…第二電源配線;81、82…電源端子;QP1?QP3...P溝道MOS晶體管;QN1?QN3...N溝道MOS晶體管；G1?G3…柵極電極；D1、D2…二極管；A1、A2、C…輸入端子;B、D…輸出端子。
【主權(quán)項(xiàng)】
1.一種布局設(shè)計(jì)方法，其為對(duì)半導(dǎo)體集成電路裝置的布局進(jìn)行設(shè)計(jì)的方法，并包括: 步驟(a)，在邏輯電路配置區(qū)域的一部分中配置分別構(gòu)成多個(gè)功能模塊的多個(gè)標(biāo)準(zhǔn)單元，所述多個(gè)功能模塊實(shí)現(xiàn)所述半導(dǎo)體集成電路裝置的邏輯功能； 步驟(b)，在所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元的區(qū)域的一部分中配置多個(gè)基本單元； 步驟(C)，在所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元以及基本單元的區(qū)域的至少一部分中，配置包括第一二極管以及第二二極管的至少一個(gè)二極管單元，所述第一二極管被連接于預(yù)定的晶體管的柵極電極與第一電源配線之間，所述第二二極管被連接于該柵極電極與第二電源配線之間。
2.如權(quán)利要求1所述的布局設(shè)計(jì)方法，其中， 所述基本單元的寬度大于所述二極管單元的寬度，所述標(biāo)準(zhǔn)單元的長(zhǎng)度、所述基本單元的長(zhǎng)度和所述二極管單元的長(zhǎng)度大致相等。
3.如權(quán)利要求1或2所述的布局設(shè)計(jì)方法，其中， 步驟(b)包括: 步驟(bl)，在所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元的區(qū)域的一部分中配置多個(gè)第一基本單元； 步驟(b2)，在所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元以及第一基本單元的區(qū)域的一部分中配置多個(gè)第二基本單元，所述多個(gè)第二基本單元具有小于所述第一基本單元的寬度且大于所述二極管單元的寬度的寬度。
4.如權(quán)利要求3所述的布局設(shè)計(jì)方法，其中， 所述第一基本單元的寬度為所述二極管單元的寬度的大致3倍，所述第二基本單元的寬度為所述二極管單元的寬度的大致2倍，所述標(biāo)準(zhǔn)單元的長(zhǎng)度、所述第一基本單元的長(zhǎng)度、所述第二基本單元的長(zhǎng)度和所述二極管單元的長(zhǎng)度大致相等。
5.如權(quán)利要求1或2所述的布局設(shè)計(jì)方法，其中， 所述基本單元或所述第一基本單元包括:具有共同的第一柵極電極的第一 P溝道晶體管以及第一 N溝道晶體管；和具有共同的第二柵極電極的第二 P溝道晶體管以及第二 N溝道晶體管。
6.如權(quán)利要求3所述的布局設(shè)計(jì)方法，其中， 所述第二基本單元包括具有共同的第三柵極電極的第三P溝道晶體管以及第三N溝道晶體管。
7.一種半導(dǎo)體集成電路裝置，其為包括具有邏輯電路配置區(qū)域的半導(dǎo)體基板的半導(dǎo)體集成電路裝置，并具備: 多個(gè)標(biāo)準(zhǔn)單元，其被配置于所述邏輯電路配置區(qū)域的一部分中，并分別構(gòu)成多個(gè)功能模塊，所述多個(gè)功能模塊實(shí)現(xiàn)所述半導(dǎo)體集成電路裝置的邏輯功能； 多個(gè)基本單元，其被配置于所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元的區(qū)域的一部分中； 至少一個(gè)二極管單元，其被配置于所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元以及基本單元的區(qū)域的至少一部分中，并包括第一二極管以及第二二極管，所述第一二極管被連接于預(yù)定的晶體管的柵極電極與第一電源配線之間，所述第二二極管被連接于該柵極電極與第二電源配線之間， 所述二極管單元在與所述二極管單元的長(zhǎng)邊方向正交的方向上被配置于，兩個(gè)標(biāo)準(zhǔn)單元之間的區(qū)域、標(biāo)準(zhǔn)單元與基本單元之間的區(qū)域或者所述邏輯電路配置區(qū)域的端部的區(qū)域的至少一部分中。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其中， 所述多個(gè)基本單元包括多個(gè)第一基本單元以及多個(gè)第二基本單元， 所述多個(gè)第一基本單元被配置于所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元的區(qū)域的一部分中， 所述多個(gè)第二基本單元被配置于所述邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元以及第一基本單元的區(qū)域的一部分中，并具有小于所述第一基本單元的寬度且大于所述二極管單元的寬度的寬度。
【專利摘要】本發(fā)明提供一種半導(dǎo)體集成電路裝置及其布局設(shè)計(jì)方法。所述半導(dǎo)體集成電路裝置的布局設(shè)計(jì)方法包括：將分別構(gòu)成多個(gè)功能模塊的多個(gè)標(biāo)準(zhǔn)單元配置于邏輯電路配置區(qū)域的一部分中的步驟；在邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元的區(qū)域的一部分中配置多個(gè)基本單元的步驟；和在邏輯電路配置區(qū)域中的未配置標(biāo)準(zhǔn)單元以及基本單元的區(qū)域的至少一部分中配置至少一個(gè)二極管單元的步驟，所述二極管單元包括被連接于預(yù)定的晶體管的柵極電極與第一電源線之間的第一二極管，以及被連接于該柵極電極與第二電源配線之間的第二二極管。
【IPC分類】H01L27-06, H01L21-82
【公開號(hào)】CN104733386
【申請(qǐng)?zhí)枴緾N201410806910
【發(fā)明人】作田孝
【申請(qǐng)人】精工愛普生株式會(huì)社
【公開日】2015年6月24日
【申請(qǐng)日】2014年12月22日
【公告號(hào)】US20150178433