用基本單元而被構(gòu)成的NAND電路的布局的示例的俯視圖。
[0024]圖5為表示圖4所示的NAND電路的結(jié)構(gòu)的電路圖。
[0025]圖6為表示圖2中的二極管單元的布局的示例的俯視圖。
[0026]圖7為表示圖6所示的二極管單元的構(gòu)造的示例的剖視圖。
[0027]圖8為表示二極管單元與作為保護(hù)對(duì)象的晶體管的連接示例的電路圖。
[0028]圖9為第二實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的邏輯電路配置區(qū)域的俯視圖。
[0029]圖10為表示圖9中的第二基本單元的布局的示例的俯視圖。
[0030]圖11為使用第二基本單元而被構(gòu)成的倒相器的布局的俯視圖。
[0031]圖12為表示圖11所示的倒相器的結(jié)構(gòu)的電路圖。
[0032]圖13為表示第一實(shí)施方式所涉及的布局設(shè)計(jì)方法的流程圖。
[0033]圖14為表示第二實(shí)施方式所涉及的布局設(shè)計(jì)方法的流程圖。
【具體實(shí)施方式】
[0034]以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。此外，對(duì)于同一結(jié)構(gòu)要素標(biāo)注同一參照編號(hào)，并省略重復(fù)的說明。
[0035]圖1為示意性地表示本發(fā)明的各實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的布局的俯視圖。如圖1所示，該半導(dǎo)體集成電路裝置包括由硅等半導(dǎo)體材料形成的半導(dǎo)體基板1半導(dǎo)體基板I至少具有邏輯電路配置區(qū)域10，而且，還可以具有模擬電路配置區(qū)域20、存儲(chǔ)器配置區(qū)域30和I/O單元配置區(qū)域40內(nèi)的至少一個(gè)區(qū)域。
[0036]在邏輯電路配置區(qū)域10中配置有構(gòu)成邏輯電路的各種單元，和用于從天線效應(yīng)中保護(hù)預(yù)定的MOS晶體管的二極管單元。在模擬電路配置區(qū)域20中配置有模擬IP (功能模塊)等模擬電路。在存儲(chǔ)器配置區(qū)域30中配置有存儲(chǔ)器IP等存儲(chǔ)器。在I/O單元配置區(qū)域40中配置有包括電源端子或輸入輸出端子以及根據(jù)需要而設(shè)置的輸入輸出電路的I/O單元。
[0037]圖2為放大表示本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的邏輯電路配置區(qū)域的一部分的俯視圖。如圖2所示，在邏輯電路配置區(qū)域10中配置有多個(gè)標(biāo)準(zhǔn)單元11、多個(gè)基本單元12和至少一個(gè)二極管單元13。
[0038]多個(gè)標(biāo)準(zhǔn)單元11被配置于邏輯電路配置區(qū)域10的一部分中，并分別構(gòu)成多個(gè)功能模塊，所述多個(gè)功能模塊實(shí)現(xiàn)半導(dǎo)體集成電路裝置的邏輯功能。各個(gè)標(biāo)準(zhǔn)單元11包括多個(gè)晶體管和用于對(duì)這些晶體管之間進(jìn)行連接的單元內(nèi)配線，例如，構(gòu)成倒相器、緩沖器、AND電路、NAND電路、OR電路、NOR電路或觸發(fā)器等各種功能模塊。通過利用單元間配線來連接多個(gè)標(biāo)準(zhǔn)單元11，從而實(shí)現(xiàn)半導(dǎo)體集成電路裝置的邏輯功能。
[0039]基本單元12為，被配置于邏輯電路配置區(qū)域10中的未配置標(biāo)準(zhǔn)單元11的區(qū)域的一部分中，且不具有配線層的通用的單元。即，一個(gè)基本單元12為，在變更配線層之前，未被電連接于其他的基本單元或標(biāo)準(zhǔn)單元11等的單元?；締卧?2包括多個(gè)晶體管，并能夠在制作了半導(dǎo)體集成電路裝置的制造工序中所使用的光掩膜之后的電路修正，或者在半導(dǎo)體基板上實(shí)際形成了柵極電極或雜質(zhì)擴(kuò)散區(qū)域之后的電路修正中進(jìn)行利用。在這種情況下，僅通過變更配線層，而將配線連接于基本單元12，便能夠構(gòu)成所需的功能模塊。
[0040]二極管單元13被配置于邏輯電路配置區(qū)域10中的未配置標(biāo)準(zhǔn)單元11以及基本單元12的區(qū)域(圖中的未配置區(qū)域)的至少一部分中。二極管單元13包括被連接于預(yù)定的晶體管的柵極電極與第一電源配線之間的第一二極管，和被連接于該柵極電極與第二電源配線之間的第二二極管。
[0041]雖然在以上的單元內(nèi)，標(biāo)準(zhǔn)單元11的尺寸并不固定，但是基本單元12以及二極管單元13具有固定的尺寸。在本申請(qǐng)中，將基本單元12以及二極管單元13的長(zhǎng)邊方向(圖中的Y軸方向)上的各單元的大小稱作該單元的“長(zhǎng)度”，將與基本單元12以及二極管單元13的長(zhǎng)邊方向正交的方向(圖中的X軸方向)上的各單元的大小稱作該單元的“寬度”。
[0042]二極管單元13在以上的單元內(nèi)具有最小的尺寸。標(biāo)準(zhǔn)單元11的尺寸為二極管單元13的尺寸的M倍(M為2以上的整數(shù))，基本單元12的尺寸為二極管單元13的尺寸的N倍(N為2以上的整數(shù))。
[0043]以下，作為一個(gè)示例，對(duì)標(biāo)準(zhǔn)單元11的長(zhǎng)度、基本單元12的長(zhǎng)度和二極管單元13的長(zhǎng)度大致相等的情況進(jìn)行說明。在這種情況下，標(biāo)準(zhǔn)單元11的寬度為二極管單元13的寬度的M倍，基本單元12的寬度為二極管單元13的寬度的N倍。g卩，基本單元12的寬度大于二極管單元13的寬度。因此，能夠在邏輯電路配置區(qū)域10中的配置了標(biāo)準(zhǔn)單元11以及基本單元12之后的未配置區(qū)域中配置二極管單元13。例如，基本單元12的寬度可以為二極管單元13的寬度的大致3倍。
[0044]由于基本單元12能夠利用于構(gòu)成實(shí)施電路修正時(shí)所需的功能模塊，因此優(yōu)選為，在邏輯電路配置區(qū)域10中的未配置標(biāo)準(zhǔn)單元11的區(qū)域中盡可能地配置基本單元12。另夕卜，由于能夠利用基本單元12來構(gòu)成規(guī)模更大的功能模塊，因此優(yōu)選為，在圖2所示的X軸方向上，未配置標(biāo)準(zhǔn)單元11的區(qū)域的寬度在基本單元12的寬度的2倍以上的情況下，連續(xù)配置多個(gè)基本單元12。
[0045]二極管單元13是利用無法配置標(biāo)準(zhǔn)單元11以及基本單元12的未配置區(qū)域而被配置的。因此，二極管單元13在與二極管單元13的長(zhǎng)邊方向正交的方向(圖中的X軸方向)上，被配置于兩個(gè)標(biāo)準(zhǔn)單元11之間的區(qū)域、標(biāo)準(zhǔn)單元11與基本單元12之間的區(qū)域或者邏輯電路配置區(qū)域10的端部的區(qū)域的至少一部分中。即，在兩個(gè)基本單元12之間的區(qū)域中未配置二極管單元13。
[0046]圖3為表示圖2中的基本單元的布局的示例的俯視圖。在圖3中，為了明確基本單元12的尺寸，而圖示了在半導(dǎo)體集成電路裝置的布局設(shè)計(jì)中成為基準(zhǔn)的網(wǎng)格(格子)。在圖3所示的示例中，基本單元12具有7個(gè)網(wǎng)格量的長(zhǎng)度和3個(gè)網(wǎng)格量的寬度。
[0047]基本單元12例如包括:具有共同的柵極電極Gl的P溝道MOS晶體管QPl以及N溝道MOS晶體管QNl ;和具有共同的柵極電極G2的P溝道MOS晶體管QP2以及N溝道MOS晶體管QN2。
[0048]在半導(dǎo)體基板的N講或N型半導(dǎo)體基板內(nèi)形成有P型雜質(zhì)擴(kuò)散區(qū)域51?53。晶體管QPl的源極以及漏極由P型雜質(zhì)擴(kuò)散區(qū)域51以及52構(gòu)成。另外，晶體管QP2的源極以及漏極由P型雜質(zhì)擴(kuò)散區(qū)域52以及53構(gòu)成。
[0049]另一方面，在半導(dǎo)體基板的P阱或P型半導(dǎo)體基板內(nèi)形成有N型雜質(zhì)擴(kuò)散區(qū)域61?63。晶體管QNl的源極以及漏極由N型雜質(zhì)擴(kuò)散區(qū)域61以及62構(gòu)成。另外，晶體管QN2的源極以及漏極由N型雜質(zhì)擴(kuò)散區(qū)域62以及63構(gòu)成。
[0050]通過在圖2所示的邏輯電路配置區(qū)域10中的未配置標(biāo)準(zhǔn)單元11的區(qū)域的一部分中配置多個(gè)基本單元12，從而即使在制作了半導(dǎo)體集成電路裝置的制造工序中所使用的光掩膜之后實(shí)施電路修正的情況下，僅通過變更配線層便能夠靈活地應(yīng)對(duì)電路修正。即，能夠通過將配線連接于一個(gè)或多個(gè)基本單元12，從而構(gòu)成各種功能模塊。
[0051]例如，能夠使用一個(gè)基本單元12而構(gòu)成一個(gè)或兩個(gè)倒相器、NAND電路或NOR電路。另外，能夠使用四個(gè)基本單元12而構(gòu)成雙輸入的多路轉(zhuǎn)換器(選擇電路)。而且，能夠使用六個(gè)基本單元12而構(gòu)成帶復(fù)位鎖存電路。以下，作為一個(gè)示例，對(duì)使用一個(gè)基本單元12而構(gòu)成NAND電路的情況進(jìn)行說明。
[0052]圖4為表示使用圖3所示的基本單元而被構(gòu)成的NAND電路的布局的示例的俯視圖。在圖4中，“ X ”標(biāo)記表示被形成于層間絕緣膜上的通孔的位置。被形成于層間絕緣膜上的配線穿過通孔而被連接于基本單元12所包括的多個(gè)晶體管的柵極電極或雜質(zhì)擴(kuò)散區(qū)域。
[0053]圖5為表示圖4所示的NAND電路的結(jié)構(gòu)的電路圖。如圖4以及圖5所示，在該NAND電路中，晶體管QPl以及QP2的源極被連接于供給有高電位側(cè)的電源電位VDD的第一電源配線，晶體管QPl以及QP2的漏極被一體地形成并被連接于輸出端子B的配線。晶體管QPl的柵極被連接于輸入端子Al的配線，晶體管QP2的柵極被連接于輸入端子A2的配線。
[0054]另外，晶體管QNl的漏極被連接于輸出端子B的配線，晶體管QNl的源極與晶體管QN2的漏極被一體地形成，晶體管QN2的源極被連接于供給有低電位側(cè)的電源電位VSS的第二電源配線。晶體管QNl的柵極被連接于輸入端子Al的配線，晶體管QN2的柵極被連接于輸入端子A2的配線。
[0055]由此，圖4以及圖5所示的NAND電路