相器INV2。這些一對(duì)CMOS反相器INVl、INV2的相互的輸入輸出端子(積蓄節(jié)點(diǎn)A、B)交叉結(jié)合，構(gòu)成作為存儲(chǔ)I比特信息的信息積蓄部的觸發(fā)(flip-flop)電路。此外，該觸發(fā)電路的一方的輸入輸出端子(積蓄節(jié)點(diǎn)A)與傳送用晶體管Qtl的源極區(qū)域、漏極區(qū)域的一方連接，另一方的輸入輸出端子(積蓄節(jié)點(diǎn)B)與傳送用晶體管Qt2的源極區(qū)域、漏極區(qū)域的一方連接。
[0114]而且，傳送用晶體管Qtl的源極區(qū)域、漏極區(qū)域的另一方與數(shù)據(jù)線DL連接，傳送用晶體管Qt2的源極區(qū)域、漏極區(qū)域的另一方與數(shù)據(jù)線/DL連接。此外，觸發(fā)電路的一端(負(fù)載用晶體管Qpl、Qp2的各源極區(qū)域)與電源電壓(Vcc)連接，另一端(驅(qū)動(dòng)用晶體管Qdl、Qd2的各源極區(qū)域)與基準(zhǔn)電壓(Vss)連接。
[0115]說(shuō)明上述電路的工作，在一方的CMOS反相器INVl的積蓄節(jié)點(diǎn)A為高電位(“H”)時(shí)，驅(qū)動(dòng)用晶體管Qd2導(dǎo)通，另一方的CMOS反相器INV2的積蓄節(jié)點(diǎn)B成為低電位(“L”)。因而，驅(qū)動(dòng)用晶體管Qdl截止，保持積蓄節(jié)點(diǎn)A的高電位(“H”)。S卩，通過(guò)使一對(duì)CMOS反相器INVl、INV2交叉結(jié)合的鎖存電路來(lái)保持相互的積蓄節(jié)點(diǎn)A、B的狀態(tài)，在施加電源電壓期間保存信息。
[0116]字線WL與傳送用晶體管Qtl、Qt2的各個(gè)柵電極連接，通過(guò)該字線WL控制傳送用晶體管Qtl、Qt2的導(dǎo)通、非導(dǎo)通。即，字線WL為高電位(“H”)時(shí)，傳送用晶體管Qtl、Qt2導(dǎo)通，鎖存電路與互補(bǔ)性數(shù)據(jù)線(數(shù)據(jù)線DL，/DL)被電連接，因此積蓄節(jié)點(diǎn)A、B的電位狀態(tài)(“H”或“L”)表現(xiàn)于數(shù)據(jù)線DL、/DL，作為存儲(chǔ)器單元MC的信息被讀取。
[0117]要向存儲(chǔ)器單元MC寫(xiě)入信息時(shí)，使字線WL為“H”電位電平、傳送用晶體管Qtl、Qt2為導(dǎo)通狀態(tài)而將數(shù)據(jù)線DL，/DL的信息傳遞到積蓄節(jié)點(diǎn)A、B。如以上這樣能夠使SRAM工作。
[0118]<邏輯電路的構(gòu)成>
[0119]上述CPUl由邏輯電路構(gòu)成，但具有任意功能的邏輯電路可以通過(guò)組合倒相電路、NAND電路、NOR電路而實(shí)現(xiàn)。即，構(gòu)成CPUl的邏輯電路包括倒相電路、NAND電路、NOR電路。并且，CPUl能夠通過(guò)組合倒相電路的動(dòng)作、NAND電路的動(dòng)作和NOR電路的動(dòng)作，從存儲(chǔ)裝置讀取指令并加以解譯，基于此進(jìn)行各種各樣的運(yùn)算、控制。
[0120]<改善的余地>
[0121]在上述的SRAM、邏輯電路使用場(chǎng)效應(yīng)晶體管，但該場(chǎng)效應(yīng)晶體管形成在被元件分離區(qū)域劃分的活性區(qū)域。在此，在SRAM、邏輯電路使用的場(chǎng)效應(yīng)晶體管由微細(xì)化的低耐壓晶體管構(gòu)成，但在半導(dǎo)體芯片，例如如圖1所示，也形成用于作為與外部電路的接口的I/O電路6。該I/O電路6使用高耐壓晶體管。也就是說(shuō)，圖1所示的半導(dǎo)體芯片CHP形成種類(lèi)互不相同的低耐壓晶體管和高耐壓晶體管。此時(shí)，為了確保耐壓，高耐壓晶體管的柵極絕緣膜的膜厚比低耐壓晶體管的柵極絕緣膜的膜厚厚。并且，柵極絕緣膜的形成是例如在以熱氧化法所代表的氧化工序(熱處理工序)實(shí)施的。因此，在包括低耐壓晶體管和高耐壓晶體管這二者的半導(dǎo)體器件的制造工序中，不僅要形成膜厚薄的低耐壓晶體管的柵極絕緣膜，也要形成膜厚厚的高耐壓晶體管的柵極絕緣膜，增加了氧化工序。
[0122]結(jié)果，在被元件分離區(qū)域劃分的活性區(qū)域，由于上述的氧化工序的增加，容易產(chǎn)生從與元件分離區(qū)域的交界向活性區(qū)域的端部的氧化膜侵蝕，產(chǎn)生活性區(qū)域的面積(尺寸)變小這一現(xiàn)象的可能性變高。并且，若產(chǎn)生該現(xiàn)象，則例如柵寬方向的活性區(qū)域的寬度變窄，結(jié)果場(chǎng)效應(yīng)晶體管的電流降低，引起場(chǎng)效應(yīng)晶體管的性能降低。而且，認(rèn)為分別形成有多個(gè)晶體管的活性區(qū)域的每個(gè)區(qū)域，氧化膜的侵蝕程度不同。這意味著分別形成有多個(gè)晶體管的活性區(qū)域的寬度不同，由此，流向多個(gè)晶體管的電流出現(xiàn)偏差。尤其是在構(gòu)成SRAM的微細(xì)化的多個(gè)低耐壓晶體管，若電流偏差增大，則容易招致工作余量的降低、成品率降低。
[0123]如此，例如在形成有構(gòu)成SRAM、邏輯電路的低耐壓晶體管和構(gòu)成I/O電路的高耐壓晶體管的半導(dǎo)體器件中，由于增加了氧化工序(熱處理工序)，引起由元件分離區(qū)域劃分的活性區(qū)域的面積容易產(chǎn)生偏差。尤其是，在形成于同一尺寸的活性區(qū)域的相同功能的電路中使用的多個(gè)場(chǎng)效應(yīng)晶體管，本來(lái)應(yīng)流過(guò)相同電流，但若活性區(qū)域的尺寸產(chǎn)生偏差，則電流值出現(xiàn)偏差，引起半導(dǎo)體器件的性能降低。尤其是相同功能的電路為SRAM時(shí)，SRAM工作的可靠性降低。這不限于相同功能的電路為SRAM的情況，例如在相同功能的電路為邏輯電路的情況下，也招致邏輯電路的工作可靠性的降低。因而，在形成有相同功能的電路、且形成有低耐壓晶體管和高耐壓晶體管的半導(dǎo)體器件中，要降低尤其是在相同功能的電路所使用的多個(gè)場(chǎng)效應(yīng)晶體管之間引起的電流偏差，在這一點(diǎn)存在改善的余地。
[0124]以下，關(guān)于該改善的余地，例如以相同功能的電路(SRAM)所使用的多個(gè)場(chǎng)效應(yīng)晶體管為例進(jìn)行說(shuō)明。圖3是表示在SRAM形成區(qū)域SRRl和SRAM形成區(qū)域SRR2分別形成的場(chǎng)效應(yīng)晶體管的平面結(jié)構(gòu)的圖。在圖3中，在SRAM形成區(qū)域SRRl形成有例如場(chǎng)效應(yīng)晶體管Q1，在SRAM形成區(qū)域SRR2形成有場(chǎng)效應(yīng)晶體管Q2。具體而言，如圖3所示，場(chǎng)效應(yīng)晶體管Ql形成于由元件分離區(qū)域STIl劃分的矩形形狀的活性區(qū)域ACT1。也就是說(shuō)，場(chǎng)效應(yīng)晶體管Ql具有沿圖3的y方向活性區(qū)域ACTl上延伸的柵電極GEl和在活性區(qū)域ACTl中以?shī)A著柵電極GEl的方式形成的源極區(qū)域SRl及漏極區(qū)域DRl。此時(shí)，柵電極GEl的柵寬方向(y方向)的活性區(qū)域ACTl的寬度為W0。
[0125]同樣，場(chǎng)效應(yīng)晶體管Q2形成在由元件分離區(qū)域STI2劃分的矩形形狀的活性區(qū)域ACT2。也就是說(shuō)，場(chǎng)效應(yīng)晶體管Q2具有沿圖3的y方向在活性區(qū)域ACT2上延伸的柵電極GE2和在活性區(qū)域ACT2中以?shī)A著柵電極GE2的方式形成的源極區(qū)域SR2及漏極區(qū)域DR2。此時(shí)，柵電極GE2的柵寬方向(y方向)的活性區(qū)域ACT2的寬度為W0。即，如圖3所示，形成有場(chǎng)效應(yīng)晶體管Ql的活性區(qū)域ACTl的寬度(WO)和形成有場(chǎng)效應(yīng)晶體管Q2的活性區(qū)域ACT2的寬度(WO)相同。
[0126]但是，在半導(dǎo)體器件的制造工序中實(shí)施各種熱處理工序(氧化工序)。結(jié)果，如圖4所示，在由元件分離區(qū)域STIl劃分的活性區(qū)域ACTl和由元件分離區(qū)域STI2劃分的活性區(qū)域ACT2，由于熱處理工序，產(chǎn)生向活性區(qū)域ACTl的端部、活性區(qū)域ACT2的端部的氧化膜侵蝕，出現(xiàn)活性區(qū)域ACTl的面積、活性區(qū)域ACT2的面積變得小于設(shè)計(jì)值的現(xiàn)象。而且，若出現(xiàn)該現(xiàn)象，則例如柵寬方向的活性區(qū)域ACTl的寬度、活性區(qū)域ACT2的寬度變窄，結(jié)果場(chǎng)效應(yīng)晶體管Q1、場(chǎng)效應(yīng)晶體管Q2的電流降低，引起場(chǎng)效應(yīng)晶體管Q1、場(chǎng)效應(yīng)晶體管Q2的性能降低。進(jìn)而，由于活性區(qū)域ACTl和活性區(qū)域ACT2的形成部位不同，因此認(rèn)為在活性區(qū)域ACTl和活性區(qū)域ACT2，氧化膜的侵蝕程度不同。例如，如圖4所示，形成有場(chǎng)效應(yīng)晶體管Ql的活性區(qū)域ACTl的寬度為Wl，且形成有場(chǎng)效應(yīng)晶體管Q2的活性區(qū)域ACT2的寬度為W2 (Wl< W2)。由此，流過(guò)場(chǎng)效應(yīng)晶體管Ql的電流小于流過(guò)場(chǎng)效應(yīng)晶體管Q2的電流。也就是說(shuō)，在流過(guò)場(chǎng)效應(yīng)晶體管Ql的電流與流過(guò)場(chǎng)效應(yīng)晶體管Q2的電流之間產(chǎn)生偏差。如此，在本來(lái)應(yīng)流過(guò)相同電流的場(chǎng)效應(yīng)晶體管Ql與場(chǎng)效應(yīng)晶體管Q2出現(xiàn)電流值偏差，SRAM的工作可靠性降低。因而，在形成有如上述的場(chǎng)效應(yīng)晶體管Ql及場(chǎng)效應(yīng)晶體管Q2這樣的在相同功能的電路所使用的多個(gè)場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件中，從提高半導(dǎo)體器件的可靠性來(lái)謀求提高性能方面來(lái)看，存在改善的余地。
[0127]因此，在本實(shí)施方式中，針對(duì)上述改善的余地進(jìn)行研究。以下，說(shuō)明研究得到的本實(shí)施方式的技術(shù)構(gòu)思。在本實(shí)施方式中，以SOTB晶體管為例，說(shuō)明本實(shí)施方式的技術(shù)構(gòu)思。但是，本實(shí)施方式的技術(shù)構(gòu)思不限于SOTB晶體管，也能適用于形成提升層的塊體晶體管。
[0128]< SOTB 晶體管 >
[0129]上述的SRAM、邏輯電路使用場(chǎng)效應(yīng)晶體管。場(chǎng)效應(yīng)晶體管通常形成在由單晶硅構(gòu)成的半導(dǎo)體襯底(娃襯底)上，這樣的場(chǎng)效應(yīng)晶體管稱(chēng)為塊體晶體管(bulk transistor)。
[0130]SRAM、邏輯電路所使用的場(chǎng)效應(yīng)晶體管由微細(xì)化的低耐壓晶體管構(gòu)成，但從提高低耐壓晶體管的性能的方面考慮，近年來(lái)，不是由塊體晶體管構(gòu)成低耐壓晶體管，有時(shí)由形成在SOI (Silicon On Insulator,絕緣體上娃)襯底上的被稱(chēng)為SOTB (Silicon On ThinBuried Oxide)晶體管的晶體管構(gòu)成低耐壓晶體管。
[0131 ] 例如，SOI襯底是在由硅構(gòu)成的支承襯底上形成埋入絕緣層、并在該埋入絕緣層上形成薄硅層(S0I層)的構(gòu)造，將形成于該薄硅層上的場(chǎng)效應(yīng)晶體管稱(chēng)為SOTB晶體管。
[0132]根據(jù)該SOTB晶體管，在形成于薄硅層的溝道區(qū)域幾乎不導(dǎo)入導(dǎo)電型雜質(zhì)，因此可獲得相比塊體晶體管能夠降低由雜質(zhì)偏差引起的閾值電壓(Vth)、電流等的特性偏差的優(yōu)點(diǎn)。因此，SOTB晶體管具有由于特性偏差小，在大規(guī)模集成電路尤其是SRAM中能夠進(jìn)行比塊體晶體管低的低電壓動(dòng)作這一特征。而且，SOTB晶體管將位于埋入絕緣層之下的支承襯底使用于后柵極，構(gòu)成所謂的雙柵極晶體管，短溝道特性?xún)?yōu)異，能夠形成為適于微細(xì)化的晶體管。
[0133]但是，由于形成SOTB晶體管的硅層薄，因此存在如下隱患:(I)源極區(qū)域、漏極區(qū)域的電阻變高，由于該寄生電阻導(dǎo)致流過(guò)SOTB晶體管的電流降低，(2)在源極區(qū)域的表層、漏極區(qū)域的表層無(wú)法充分形成硅化物膜。因此，在SOTB晶體管中，為了避免上述問(wèn)題，在源極區(qū)域上、漏極區(qū)域上例如通過(guò)外延生長(zhǎng)法而形成提升層。
[0134]<實(shí)施方式的基本思想>
[0135]本實(shí)施方式的基本思想是例如著眼于上述的SOTB晶體管，利用形成于SOTB晶體管的提升層，來(lái)減少在相同功能的電路所使用的多個(gè)場(chǎng)效應(yīng)晶體管之間引起的電流偏差這一技術(shù)構(gòu)思。具體而言，本實(shí)施方式的基本思想是，以在相同功能的電路所使用的多個(gè)場(chǎng)效應(yīng)晶體管，且在使相同尺寸(面積)的活性區(qū)域分別形成的多個(gè)場(chǎng)效應(yīng)晶體管為對(duì)象。并且，本實(shí)施方式的基本思想是，以雖然設(shè)計(jì)值為相同尺寸的活性區(qū)域，但由于在半導(dǎo)體器件的制造工序中增加的熱處理工序(氧化工序)而使在各個(gè)活性區(qū)域的氧化膜侵蝕不同為前提。由于這樣的前提構(gòu)成，在寬度相對(duì)小的活性區(qū)域形成第一場(chǎng)效應(yīng)晶體管，且在寬度相對(duì)大的活性區(qū)域形成第二場(chǎng)效應(yīng)晶體管。在此，本實(shí)施方式的基本思想是:使在上述第一場(chǎng)效應(yīng)晶體管形成的第一提升層的厚度大于在上述第二場(chǎng)效應(yīng)晶體管形成的第二提升層的厚度。
[0136]<實(shí)施方式的半導(dǎo)體器件的平面結(jié)構(gòu)>
[0137]以下，說(shuō)明將本實(shí)施方式的基本思想具體化的半導(dǎo)體器件的構(gòu)成，其后，說(shuō)明本實(shí)施方式的半導(dǎo)體器件的特征。
[0138]圖5是表示例如在形成有SRAM的SRAM形成區(qū)域SRRl形成的由SOTB晶體管構(gòu)成的場(chǎng)效應(yīng)晶體管Ql和在SRAM形成區(qū)域SRR2形成的由SOTB晶體管構(gòu)成的場(chǎng)效應(yīng)晶體管Q2的平面結(jié)構(gòu)的圖。也就是說(shuō)，在圖5圖示了例如構(gòu)成相同功能的電路(SRAM)的場(chǎng)效應(yīng)晶體管Ql和場(chǎng)效應(yīng)晶體管Q2。
[0139]在圖5中，場(chǎng)效應(yīng)晶體管Ql形成在由元件分離區(qū)域STIl劃分的矩形形狀的活性區(qū)域ACT1。也就是說(shuō)，場(chǎng)效應(yīng)晶體管Ql包括在活性區(qū)域ACTl上沿圖5的y方向延伸的柵電極GE1、和在活性區(qū)域ACTl中以?shī)A著柵電極GEl的方式形成的源極區(qū)域SRl及漏極區(qū)域DR1。此時(shí)，活性區(qū)域ACTl的y方向的寬度為W1。并且，在源極區(qū)域SRl上形成有提升源極層EP(Sl)，以與該提升源極層EP(Sl)電連接的方式形成有插塞PLG。同樣，在漏極區(qū)域DRl上形成有提升漏極層EP (Dl)，以與該提升漏極層EP (Dl)電連接的方式形成有插塞PLG。由此，在場(chǎng)效應(yīng)晶體管Ql，由源極區(qū)域SRl和提升源極層EP (SI)構(gòu)成源極，由漏極區(qū)域DRl和提升漏極層EP(Dl)構(gòu)成漏極。
[0140]同樣，在圖5中，場(chǎng)效應(yīng)晶體管Q2形成于由元件分離區(qū)域STI2劃分的矩形形狀的活性區(qū)