半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件及其制造技術(shù)，例如涉及適用于具有形成在活性區(qū)域的場效應(yīng)晶體管的半導(dǎo)體器件及其制造技術(shù)而有效的技術(shù)。
【背景技術(shù)】
[0002]在日本特開2010 - 45394號公報(bào)(專利文獻(xiàn)I)中記載有通過使硅(Si)選擇生長而在源極區(qū)域上及漏極區(qū)域上外延生長提升(迫>9上(f )硅層的技術(shù)。
[0003]在先技術(shù)文獻(xiàn)
[0004]專利文獻(xiàn)
[0005]專利文獻(xiàn)1:日本特開2010 - 45394號公報(bào)

【發(fā)明內(nèi)容】

[0006]發(fā)明要解決的問題
[0007]例如，場效應(yīng)晶體管形成被元件分離區(qū)域劃分的活性區(qū)域，但通過在半導(dǎo)體器件的制造工序中實(shí)施的氧化工序(熱處理工序)，與元件分離區(qū)域相接的活性區(qū)域的端部被氧化，存在出現(xiàn)活性區(qū)域的寬度小于設(shè)計(jì)值這一情況的隱患。在該情況下，場效應(yīng)晶體管的電流降低則性能降低，因此從抑制半導(dǎo)體器件的性能降低方面考慮存在改善的余地。
[0008]從本說明書的描述和附圖可以清楚地看出本發(fā)明的其它問題和新穎特征。
[0009]解決問題的手段
[0010]一實(shí)施方式的半導(dǎo)體器件中，在形成第一場效應(yīng)晶體管的第一活性區(qū)域的寬度小于形成第二場效應(yīng)晶體管的第二活性區(qū)域的寬度時，第一場效應(yīng)晶體管的第一提升源極層的表面的高度高于第二場效應(yīng)晶體管的第二提升源極層的表面的高度。而且第一場效應(yīng)晶體管的第一提升漏極層的表面的高度高于第二場效應(yīng)晶體管的第二提升漏極層的表面的高度。
[0011]實(shí)現(xiàn)上述半導(dǎo)體器件的構(gòu)成的一實(shí)施方式的半導(dǎo)體器件的制造方法具有如下工序:用原料氣體含有二氯硅烷和氯化氫的、同一條件的選擇外延生長法，同時形成第一提升源極層、第一提升漏極層、第二提升源極層、第二提升漏極層的工序。
[0012]發(fā)明的效果
[0013]根據(jù)一實(shí)施方式，能夠抑制半導(dǎo)體器件的性能降低。
【附圖說明】
[0014]圖1是表示實(shí)施方式的半導(dǎo)體芯片的布局構(gòu)成例的圖。
[0015]圖2是表示SRAM的存儲器單元的等價電路圖。
[0016]圖3是表示在多個SRAM形成區(qū)域的各區(qū)域分別形成的場效應(yīng)晶體管的平面結(jié)構(gòu)的圖。
[0017]圖4是表示通過熱處理工序而對活性區(qū)域端部產(chǎn)生了氧化膜侵蝕后的場效應(yīng)晶體管的平面結(jié)構(gòu)的圖。
[0018]圖5是表示在實(shí)施方式中在多個SRAM形成區(qū)域的各區(qū)域分別形成的場效應(yīng)晶體管的平面結(jié)構(gòu)的圖。
[0019]圖6是并列表示圖5的Al — Al線所剖切的剖視圖和圖5的A2 — A2線所剖切的剖視圖的圖。
[0020]圖7是并列表示圖5的BI — BI線所剖切的剖視圖和圖5的B2 — B2線所剖切的剖視圖的圖。
[0021]圖8是表示實(shí)施方式的半導(dǎo)體器件的制造工序的剖視圖。
[0022]圖9是表示接著圖8之后的半導(dǎo)體器件的制造工序的剖視圖。
[0023]圖10是表示接著圖9之后的半導(dǎo)體器件的制造工序的剖視圖。
[0024]圖11是表示接著圖10之后的半導(dǎo)體器件的制造工序的剖視圖。
[0025]圖12是表示接著圖11之后的半導(dǎo)體器件的制造工序的剖視圖。
[0026]圖13是表示接著圖12之后的半導(dǎo)體器件的制造工序的剖視圖。
[0027]圖14是表示由二氯硅烷引起的成膜速度的尺寸依存性與由氯化氫引起的蝕刻速度的尺寸依存性相等時的例子的曲線圖。
[0028]圖15是表示由二氯硅烷引起的成膜速度的尺寸依存性比由氯化氫引起的蝕刻速度的尺寸依存性大時的例子的曲線圖。
[0029]圖16是表示接著圖13之后的半導(dǎo)體器件的制造工序的剖視圖。
[0030]圖17是表示接著圖16之后的半導(dǎo)體器件的制造工序的剖視圖。
[0031]圖18是表示變形例的場效應(yīng)晶體管的平面結(jié)構(gòu)的圖。
[0032]附圖標(biāo)記的i兌明
[0033]I CPU
[0034]IS支承襯底
[0035]2 RAM
[0036]3模擬電路
[0037]4 EEPROM
[0038]5 閃存
[0039]6 I/O 電路
[0040]A積蓄節(jié)點(diǎn)
[0041]ACTl活性區(qū)域
[0042]ACT2活性區(qū)域
[0043]ACT3活性區(qū)域
[0044]B積蓄節(jié)點(diǎn)
[0045]BOX埋入絕緣層
[0046]CH溝道區(qū)域
[0047]CHP半導(dǎo)體芯片
[0048]CNT接觸孔
[0049]DL數(shù)據(jù)線
[0050]/DL數(shù)據(jù)線
[0051]DRl漏極區(qū)域
[0052]DR2漏極區(qū)域
[0053]DR3漏極區(qū)域
[0054]EP(Dl)提升漏極層
[0055]EP (D2)提升漏極層
[0056]EP (D3)提升漏極層
[0057]EP(Sl)提升源極層
[0058]EP (S2)提升源極層
[0059]EP (S3)提升源極層
[0060]EXl低濃度雜質(zhì)擴(kuò)散區(qū)域
[0061]GEl柵電極
[0062]GE2柵電極
[0063]GE3柵電極
[0064]GOX柵極絕緣膜
[0065]ILl層間絕緣膜
[0066]IL2層間絕緣膜
[0067]INVl CMOS 反相器
[0068]INV2 CMOS 反相器
[0069]LOR邏輯電路形成區(qū)域
[0070]LI 布線
[0071]MC存儲器單元
[0072]NRl高濃度雜質(zhì)擴(kuò)散區(qū)域
[0073]PFl多晶硅膜
[0074]PLG 插塞
[0075]Qdl驅(qū)動用晶體管
[0076]Qd2驅(qū)動用晶體管
[0077]Qpl負(fù)載用晶體管
[0078]Qp2負(fù)載用晶體管
[0079]Qtl傳送用晶體管
[0080]Qt2傳送用晶體管
[0081]Ql場效應(yīng)晶體管
[0082]Q2場效應(yīng)晶體管
[0083]Q3場效應(yīng)晶體管
[0084]SI 硅層
[0085]SL硅化物膜
[0086]SRl源極區(qū)域
[0087]SR2源極區(qū)域
[0088]SR3源極區(qū)域
[0089]SRR SRAM 形成區(qū)域
[0090]SRRl SRAM 形成區(qū)域
[0091]SRR2 SRAM 形成區(qū)域
[0092]STIl元件分離區(qū)域
[0093]STI2元件分離區(qū)域
[0094]STI3元件分離區(qū)域
[0095]Sff側(cè)壁間隔件
[0096]WL 字線
【具體實(shí)施方式】
[0097]在以下實(shí)施方式中，為了方便起見，在需要時，分割為多個部分或?qū)嵤┓绞絹磉M(jìn)行說明，除了特別明示的情況，這些內(nèi)容并不是無關(guān)的，而是一方為另一方的一部分或全部變形例、詳細(xì)說明、補(bǔ)充說明等關(guān)系。
[0098]另外，在以下實(shí)施方式中，在提及元件的數(shù)量等(包含個數(shù)、數(shù)值、量、范圍等)的情況下，除了特別明示的情況以及原理上明顯限定于特定數(shù)量的情況等，并不限定于該特定的數(shù)量，也可以是特定的數(shù)量以上或以下。
[0099]并且，不言而喻的是，在以下實(shí)施方式中，除了特別明示的情況以及一般認(rèn)為原理上明顯必要的情況等，其結(jié)構(gòu)要素(也包含元件、步驟等)不是必要的。
[0100]同樣地，在以下實(shí)施方式中，在提及結(jié)構(gòu)要素等的形狀、位置關(guān)系等時，除了特別明示的情況以及一般認(rèn)為原理上明顯并非如此的情況等，包含實(shí)際上近似或類似于該形狀等情況。上述數(shù)值以及范圍也同樣如此。
[0101]另外，在用于說明實(shí)施方式的全部附圖中，相同的部件原則上標(biāo)注相同的附圖標(biāo)記，并省略其重復(fù)的說明。此外，為了容易理解附圖，有時即使是俯視圖也附加剖面線。
[0102](實(shí)施方式I)
[0103]<半導(dǎo)體芯片的構(gòu)成例>
[0104]參照【附圖說明】本實(shí)施方式的半導(dǎo)體器件。首先，對形成有包含微型計(jì)算機(jī)的系統(tǒng)的半導(dǎo)體芯片的布局構(gòu)成進(jìn)行說明。圖1是表示本實(shí)施方式的半導(dǎo)體芯片CHP的布局構(gòu)成例的圖。在圖1中，半導(dǎo)體芯片CHP包括:CPU(Central Processing Unit,中央處理單兀)1、RAM(Random Access Memory,隨機(jī)存取存儲器)2、模擬電路 3、EEPR0M(ElectricallyErasable Programmable Read Only Memory,帶電可擦寫可編程只讀存儲器)4、以及閃存5 及 1/0 (Input/Output)電路 6。
[0105]CPU(電路)I也稱為中央運(yùn)算處理裝置，相當(dāng)于計(jì)算機(jī)等的心臟部。該CPUl從存儲裝置讀取指令并譯解，基于此進(jìn)行各種各樣的運(yùn)算和/或控制。
[0106]RAM(電路)2是能夠隨機(jī)地讀取存儲信息、即隨時讀取所存儲的存儲信息、或新寫入存儲信息的存儲器，也稱為可隨時讀寫存儲器。作為IC存儲器的RAM有使用動態(tài)電路的DRAM(DynamicRAM)和使用靜態(tài)電路的SRAM(StaticRAM)這兩種。DRAM是需要存儲保持動作的隨時讀寫存儲器，SRAM是不需要存儲保持動作的隨時讀寫存儲器。在本實(shí)施方式中，由SRAM構(gòu)成RAM2。
[0107]模擬電路3是對隨時間連續(xù)變化的電壓和/或電流的信號、即模擬信號進(jìn)行處理的電路，例如由放大電路、轉(zhuǎn)換電路、調(diào)制電路、振蕩電路、電源電路等構(gòu)成。
[0108]EEP R 0M4及閃存5是可進(jìn)行寫入動作及消去動作的能電重寫的非易失性存儲器的一種，也稱為可電消去的可編程只讀存儲器。該EEP R 0M4及閃存5的存儲器單元由存儲(存儲器)用的例如 MONOS (Metal Oxide Nitride Oxide Semiconductor)型晶體管和/ 或 MN0S(Metal Nitride Oxide Semiconductor)型晶體管構(gòu)成。EEP R 0M4 及閃存 5 的寫入動作及消去動作利用例如Fowler-Nordheim型隧穿現(xiàn)象。另外，也可使用熱電子、熱空穴進(jìn)行寫入動作、消去動作。EEP R 0M4與閃存5的區(qū)別點(diǎn)在于，EEP R 0M4是例如能以字節(jié)為單位進(jìn)行消去的非易失性存儲器，而閃存5是例如能以字線單位進(jìn)行消去的非易失性存儲器。通常，在閃存5存儲由用于CPUl執(zhí)行各種處理的程序等。與此相對，在EEP R 0M4存儲有重與頻率聞的各種數(shù)據(jù)。
[0109]1/0電路6是輸入輸出電路，是用于進(jìn)行從半導(dǎo)體芯片CHP內(nèi)向連接于半導(dǎo)體芯片CHP外部的設(shè)備的數(shù)據(jù)輸出、從連接于半導(dǎo)體芯片CHP外部的設(shè)備向半導(dǎo)體芯片內(nèi)的數(shù)據(jù)輸入的電路。
[0110]本實(shí)施方式的半導(dǎo)體芯片CHP如上述這樣構(gòu)成，以下，著重說明形成于半導(dǎo)體芯片CHP上的各種電路中的、尤其是構(gòu)成R AM2的SRAM、構(gòu)成CPUl的邏輯電路。
[0111]< SRAM的構(gòu)成及動作>
[0112]首先，說明構(gòu)成SRAM的存儲器單元MC的等價電路。圖2是表示本實(shí)施方式的SRAM的存儲器單元MC的等價電路圖。如圖2所示，該存儲器單元MC配置在一對互補(bǔ)性數(shù)據(jù)線(數(shù)據(jù)線DL、數(shù)據(jù)線/(條)DL)與字線WL的交叉部，由一對驅(qū)動用晶體管Qdl、Qd2、一對負(fù)載用晶體管Qpl、Qp2及一對傳送用晶體管Qtl、Qt2構(gòu)成。驅(qū)動用晶體管Qdl、Qd2及傳送用晶體管Qtl、Qt2由η溝道型場效應(yīng)晶體管構(gòu)成，負(fù)載用晶體管Qpl、Qp2由P溝道型場效應(yīng)晶體管構(gòu)成。
[0113]構(gòu)成存儲器單元MC的上述6個晶體管中的驅(qū)動用晶體管Qdl及負(fù)載用晶體管Qpl構(gòu)成CMOS反相器INVl，驅(qū)動用晶體管Qd2及負(fù)載用晶體管Qp2構(gòu)成CMOS反