嵌入式閃存的制備方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種嵌入式閃存的制備方法。
【背景技術(shù)】
[0002] 嵌入式閃存（Embedded-Flash)技術(shù)將閃存存儲(chǔ)器電路嵌入到標(biāo)準(zhǔn)的邏輯或混合 電路工藝中，由于高效集成的優(yōu)勢(shì)，已被廣泛應(yīng)用到各種消費(fèi)電子產(chǎn)品、工業(yè)應(yīng)用、個(gè)人電 腦和有線通訊設(shè)備。
[0003] 因此，在嵌入式閃存的制備工藝中，需要保證邏輯電路工藝制程和閃存存儲(chǔ)器工 藝制程之間互相不會(huì)影響。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的在于，提供一種嵌入式閃存的制備方法，使得邏輯電路工藝制程和 閃存存儲(chǔ)器工藝制程之間互相不會(huì)影響。
[0005] 為解決上述技術(shù)問題，本發(fā)明提供一種嵌入式閃存的制備方法，包括：
[0006] 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括器件區(qū)和邏輯區(qū)，所述器件區(qū)包括閃存結(jié) 構(gòu)和阻擋層，所述閃存結(jié)構(gòu)位于所述器件區(qū)的部分所述半導(dǎo)體襯底的表面上，所述阻擋層 覆蓋所述閃存結(jié)構(gòu)以及所述器件區(qū)的所述半導(dǎo)體襯底；
[0007] 沉積柵極氧化層，所述柵極氧化層覆蓋所述器件區(qū)以及所述邏輯區(qū)；
[0008] 沉積多晶硅層，所述多晶硅層覆蓋所述柵極氧化層；
[0009] 去除所述器件區(qū)的所述柵極氧化層、所述多晶硅層以及所述阻擋層；
[0010] 沉積掩膜層，所述掩膜層覆蓋所述器件區(qū)以及所述邏輯區(qū)；
[0011] 選擇性刻蝕所述邏輯區(qū)表面的所述多晶硅層以及所述柵極氧化層，形成多晶硅柵 極，去除剩余的所述掩膜層。
[0012] 可選的，所述器件區(qū)和所述邏輯區(qū)之間有淺溝槽隔離結(jié)構(gòu)。
[0013] 可選的，所述阻擋層為氮化硅。
[0014] 可選的，所述阻擋層的厚度為2000A-3000A。
[0015] 可選的，所述掩膜層為氮化硅、氧化硅，或者氮氧化硅。
[0016] 可選的，所述掩膜層的厚度為400A-600A。
[0017] 可選的，所述邏輯區(qū)包括源極和漏極，所述源極和所述漏極位于所述多晶硅柵極 兩側(cè)的所述半導(dǎo)體襯底的表面。
[0018] 可選的，所述器件區(qū)包還包括接觸電極和柵極疊加層，所述接觸電極位于所述閃 存結(jié)構(gòu)兩側(cè)的部分所述半導(dǎo)體襯底的表面，所述柵極疊加層覆蓋所述接觸電極以及剩余的 所述半導(dǎo)體襯底，所述阻擋層覆蓋所述柵極疊加層以及所述閃存結(jié)構(gòu)。
[0019] 可選的，去除所述掩膜層之后，形成保護(hù)層，所述保護(hù)層覆蓋所述邏輯區(qū)以及所述 閃存結(jié)構(gòu)。
[0020] 可選的，刻蝕去除所述柵極疊加層，去除所述保護(hù)層。
[0021] 本發(fā)明提供的嵌入式閃存的制備方法中，在刻蝕形成所述多晶硅柵極時(shí)，所述掩 膜層保護(hù)所述器件區(qū)不受所述邏輯區(qū)工藝制程的影響；在去除所述接觸電極時(shí)，所述保護(hù) 層覆蓋所述邏輯區(qū)，保護(hù)所述邏輯區(qū)不受所述器件區(qū)工藝制程的影響。
【附圖說明】
[0022] 圖1為本發(fā)明一實(shí)施例中嵌入式閃存制備方法的流程圖；
[0023] 圖2a_2f為本發(fā)明一實(shí)施例嵌入式閃存制備過程中各步驟對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的 剖面圖。
【具體實(shí)施方式】
[0024] 下面將結(jié)合示意圖對(duì)本發(fā)明的嵌入式閃存的制備方法進(jìn)行更詳細(xì)的描述，其中表 示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然 實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而 并不作為對(duì)本發(fā)明的限制。
[0025] 在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要 求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非 精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。
[0026] 本發(fā)明的核心思想在于，提供一種嵌入式閃存的制備方法，在刻蝕形成所述多晶 硅柵極時(shí)，所述掩膜層保護(hù)所述器件區(qū)不受所述邏輯區(qū)工藝制程的影響；在去除所述接觸 電極時(shí)，所述保護(hù)層覆蓋所述邏輯區(qū)，保護(hù)所述邏輯區(qū)不受所述器件區(qū)工藝制程的影響，使 得閃存工藝制程與邏輯電路工藝制程之間相互不會(huì)影響。
[0027] 下文結(jié)合圖1以及圖2a_2f對(duì)本發(fā)明的嵌入式閃存的制備方法進(jìn)行具體說明。
[0028] 執(zhí)行步驟S1，參考圖2a所示，提供半導(dǎo)體襯底10,所述半導(dǎo)體襯底10包括器件區(qū) 11和邏輯區(qū)12,所述器件區(qū)11與所述邏輯區(qū)12之間通過淺溝槽隔離結(jié)構(gòu)13隔開。所述 器件區(qū)11包括閃存結(jié)構(gòu)14和阻擋層16,所述閃存結(jié)構(gòu)14位于所述器件區(qū)11的部分所述 半導(dǎo)體襯底10的表面上，所述阻擋層16覆蓋所述閃存結(jié)構(gòu)14以及所述器件區(qū)11的所述 半導(dǎo)體襯底10。在本實(shí)施例中，所述阻擋層16為氮化硅，并且根據(jù)需要所述阻擋層16的厚 度可以為2000A-3000A。
[0029] 較佳的，所述器件區(qū)11還包括有接觸電極15和柵極疊加層17,所述接觸電極15 位于所述閃存結(jié)構(gòu)14兩邊的部分所述半導(dǎo)體襯底的表面，所述柵極疊加層17覆蓋所述接 觸電極以及剩余的部分所述半導(dǎo)體襯底，所述柵極疊加層17由下往上依次包括隧穿氧化 層、浮柵層、控制柵介電層以及控制柵層（圖中為示出），控制柵介電層由氧化硅、氮化硅和 氧化硅三層結(jié)構(gòu)組成。所述阻擋層16用于在對(duì)所述閃存結(jié)構(gòu)14進(jìn)行處理時(shí)，保護(hù)所述接 觸電極15和柵極疊加層17。例如，可以進(jìn)行一次光刻、曝光、顯影等工藝，去除所述閃存結(jié) 構(gòu)14上的所述阻擋層16,而保留所述柵極疊加層17上的所述阻擋層16,避免進(jìn)行閃存結(jié) 構(gòu)14的工藝時(shí)影響接觸電極15以及柵極疊加層17。在本發(fā)明中，所述阻擋層16可以覆蓋 整個(gè)所述器件區(qū)11，也可以僅覆蓋所述柵極疊加層17,用于保護(hù)所述接觸電極15。
[0030] 可以理解的是，所述邏輯區(qū)12中還包括有源極23、漏極24,以及淺溝槽隔離結(jié)構(gòu) 13。所述淺溝槽隔離結(jié)構(gòu)用于后續(xù)用于隔離所述邏輯區(qū)12中的形成的MOS晶體管。
[0031] 執(zhí)行步驟S2,沉積柵極氧化層21，所述柵極氧化層21覆蓋所述器件區(qū)11以及所 述邏輯區(qū)12。
[0032]執(zhí)行步驟S3,沉積多晶硅層22,所述多晶硅層22覆蓋所述柵極氧化層21。
[0033] 執(zhí)行步驟S4,參考圖2b所示，去除所述器件區(qū)11的所述柵極氧化層21、所述多晶 硅層22以及所述阻擋層16。在本實(shí)施例中，僅保留所述邏輯區(qū)12上的所述柵極氧化層21 和所述多晶硅層22。所述柵極氧化層21與所述多晶硅層22用于形成所述邏輯區(qū)12的控 制柵極。
[0034] 在對(duì)所述器件區(qū)11進(jìn)行閃存工藝制程時(shí)，所述邏輯區(qū)12中的所述多晶硅層22可 以防止邏輯區(qū)12中的NMOS晶體管的結(jié)構(gòu)受到影響。例如，在去除所述阻擋層16的過程 中，需要將整個(gè)