專利名稱：電荷存儲結構的制造方法
技術領域：
本發(fā)明涉及一種集成電路存儲器電容的制造方法，特別涉及一種具有高電容值電容結構的制造方法。
在動態(tài)隨機存取存儲器(DRAM)中，一般利用半導體襯底上陣列的電容充電(charge)或放電(discharge)的型態(tài)來存儲資料，通常，以放電形式的電容代表邏輯1，而充電形式的電容代表邏輯0，將二進位(binary)的一獨立位元(bit)存儲在單一電容。因此，存儲電容的電極表面積決定在一操作電壓下電容中電荷的存儲量，電極隔離的可靠度，以及在電荷存儲電容間電容介電質的介電常數(shù)(dielectric constant)。而存儲器中存取與讀寫動作，是以轉移場效應晶體管(transfer FET)完成電荷存儲電容與位線(bitline)的耦接，且通過耦接后電荷的移轉而執(zhí)行，其中位線與轉移FET源/漏極區(qū)之一電極連接，而電荷存儲電容則與轉移FET源/漏極區(qū)的另一電極相連接。字線信號則供給轉移FET的柵極，并經(jīng)由轉移FET使電荷存儲電容之一電極與位線連接，而由此電荷存儲電容與位線間可有電荷轉移的現(xiàn)象發(fā)生。
在單一的芯片(chip)中，為增加資料存儲量，因此集成電路存儲器的存儲密度有逐漸增加的傾向。而高密度存儲器可提供較為緊密的存儲結構，且對于可存儲相同量的多個芯片而言，可以在單一晶片的高密度存儲結構上存儲，勢必較節(jié)省成本。公知技術中，集成電路元件的密度，部分由減少連接線(wiring lines)或晶體管柵極的尺寸而增加，部分則因減少形成集成電路元件的隔離距離而增加。而減小電路結構元件的尺寸一般則需依據(jù)集成電路元件制造方法逐漸縮減的設計規(guī)則(design rules)。
在傳統(tǒng)的平坦化電容設計中，應用縮減的設計規(guī)則會減少電荷存儲電容的電荷存儲量。而電容電荷量的減少會引起一連串的問題，包括由較高的敏感度導致的位能損失而引起的衰退機制與泄露電流(1eakage current)，而此高敏感度導致電荷損失將引起DRAM需要較為頻繁的再補充循環(huán)(refreshcycle)，而再補充的步驟對于資料存儲及讀取是不良的。另外，存儲電荷逐漸縮減的位準，則需要更為復雜的資料處理設計或更高敏感度的電荷讀出放大器(charge sense amplifier)。因此，現(xiàn)今的DRAM需要在DRAM逐漸縮減的襯底表面積中增加電容值。而所推出一連串復雜的電容結構，其具有三度空間電荷存儲表面，特別是在高度量化及高產(chǎn)率均需兼?zhèn)涞臈l件下，欲形成此復雜電容結構的方法是困難的。
而在增進DRAM的電容值方面，可在電荷存儲電容上形成半球顆粒多晶硅(Hemispherical grained polysilicon,HSG-Si)。大部分的DRAM電容由傳統(tǒng)的多晶硅與電容的兩電極構成，而當傳統(tǒng)多晶硅被制成相當復雜的形狀時，基本上其表面是平滑的。半球顆粒多晶硅是為多晶硅中一種特別的形式，其具有一粗糙的表面，且當小心地控制淀積在電極上時，其可增加電極的表面積。因此在電極上提供一HSG-Si層，則DRAM電荷存儲電容值可增加約1.8倍。
然而，另一方面，在DRAM電容器上使用HSG-Si也有其缺點。其中，HSG-Si具有不可預測的表面性質，會減低電容值并降低電容的穩(wěn)定性，另外，也很難在淀積HSG-Si時摻入雜質。因此，除了須精確地控制淀積過程外，還須使用分離的摻雜步驟，以確保HSG-Si層具有適當?shù)膶щ娦?，而得以使用在電容電極的表面。此外，在多晶硅電極表面上形成HSG-Si的過程難度也限制了高度量化過程的應用。在諸多的實例中，在電容器上應用HSG-Si來增加電容值的好處，并不能補償成本的增加與產(chǎn)量的減少。
鑒于此，本發(fā)明的主要目的之一，在于提供一種集成電路電容，其可以增加電荷存儲電容的位準，而本發(fā)明的另一目的是在高度量化的過程中，提供逐漸增加的電容值。
為達到上述的目的，本發(fā)明提供一種用來增加電容值的電荷存儲結構，其具有一資料存儲電路控制，是通過一電極接觸，控制電荷存儲結構的存取。而此電荷存儲結構的制造方法如下首先，在襯底上形成一第一導電層及在第一導電層上形成一介電材料。接著在介電材料層表面形成半球顆粒多晶硅，再選擇性地移除部分的介電材料層，而形成互相分離的柱狀介電材料層，且在柱狀介電材料層上形成一第二導電層。最后在第二導電層上形成一電容介電層并在該電容介電層上形成一第三導電層。
本發(fā)明再提供一種增加電容值的電荷存儲電容結構，其是在襯底上形成，且與轉移FET源/漏極區(qū)的一電極連接。此電荷存儲結構的制造方法如下首先，在一襯底上提供一場效應晶體管，而場效應晶體管具有一源/漏極區(qū)，接著，在場效應晶體管上形成一第一介電層，并提供一接觸通道與暴露出的源/漏極區(qū)接觸。之后則在第一多晶硅層上形成一第二介電層，并在第二介電層上形成一半球顆粒多晶硅層，進而暴露出半球顆粒多晶硅層間的部分第二介電層。接著利用半球顆粒多晶硅層限定第二介電層，以各向異性(anisotropic)蝕刻移除部分第二介電層，而暴露出部分第一多晶硅層，且在限定的第二介電層及暴露出的第一多晶硅層上淀積一第二多晶硅層。最后在第二多晶硅層上形成一第三介電層且在第三介電層上形成一第三介電多晶硅層。
為使本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下

圖1A至圖1G是顯示根據(jù)本發(fā)明較佳實施例的一種電荷存儲結構的制造方法。
圖2是顯示根據(jù)本發(fā)明另一較佳實施例的電荷存儲結構。
本發(fā)明提供一種DRAM電容的制造方法，此電容可具有較高的電容值。對DRAM形成一轉移場效應晶體管，并在襯底上形成連接線及其它DRAM單元的存取電路等。其中，電荷存儲電容是由一系列的步驟形成，第一多晶硅層與轉移FET的源/漏極區(qū)之一電耦接，之后則在第一多晶硅層上淀積一氧化硅層，且在氧化硅層的表面形成半球顆粒多晶硅層(HSG-Si)，此HSG-Si作為一蝕刻掩模并選擇性地蝕刻氧化層，而以第一多晶硅層為蝕刻終點。接著，在HSG-Si及柱狀氧化層上淀積第二多晶硅層，且與第一多晶硅層接觸，以提供一存儲電極的下表面。第二多晶硅層在淀積時注入雜質而導電，再依次形成電容的介電層與下電極，則可完成一DRAM電容器。
本發(fā)明是以一較為簡易的過程，制造具有高電容值的電容器。本發(fā)明的特征為，利用由HSG-Si作為掩模所進行的蝕刻步驟，而在底部電極形成的向上垂直延伸部分，其可使DRAM電容不會因光刻解析度(photolithographyresolution)而受到限制。其中，HSG-Si的顆粒大小約為30-100nm，各顆粒間的距離也約為30-100nm，因此，經(jīng)由蝕刻絕緣層，而形成的具有側邊的柱狀結構大小，遠小于目前受限于光刻解析度所使用步進機(stepper)所能獲得的尺寸。另外，可以多晶硅電極或其它導電體形成此電容結構。圖1A至圖1G所示，為根據(jù)本發(fā)明一較佳實施例的一種半導體元件電容結構的制造方法。
參照圖1A。首先提供一P型的硅襯底10，且此硅襯底10在表面上具有一元件隔離結構12，并在襯底的有源區(qū)上覆蓋一柵極層14。其中，作為元件隔離結構12的場氧化物區(qū)以區(qū)域氧化技術(LOCOS)形成，也可在淺溝道隔離區(qū)中填滿CVD氧化物而形成所需的元件隔離區(qū)。而轉移FET則以傳統(tǒng)的方式形成在有源元件區(qū)上，首先，在襯底上淀積一多晶硅層，再限定多晶硅柵極16及連接線18，而在淀積毯覆式(blanket)多晶硅層時，即隨淀積反應進行(insitu)或離子注入(implant)的方式摻入雜質，則在襯底10柵極16的側邊形成源/漏極區(qū)20、22。在部分的實施例中，也可在源/漏極區(qū)20、22形成一輕摻雜結構(LDD)，而較佳的是，在源/漏極區(qū)20、22提供一摻雜均勻的N型區(qū)。
為避免柵電極16與連接線18等導體在后續(xù)制造過程中不必要的接觸，于是在柵電極16與連接線18的周圍提供保護介電層，且通常是先在毯覆式多晶硅上形成氧化物層24、26，再限定上述的柵電極16與連接線18。另外，氮化硅或氮氧化物的形成則為保護柵極上的保護介電層。而若欲在源/漏極區(qū)形成一輕摻雜結構(LDD)，則需在柵電極周圍形成氧化物隔離墊28(spacer)。在本發(fā)明中，由于對源/漏極區(qū)提供定量的摻雜濃度，因此隔離墊沿著柵電極16與連接線18的周圍形成，以柵電極16與連接線18保護并預防后續(xù)制造過程中短路(short)的發(fā)生。首先形成一毯覆式氧化物層，其可以化學汽相淀積法進行，而其淀積厚度與欲獲得的氧化物隔離墊28厚度相當，再進行一各向異性蝕刻步驟，例如以氣體來源為CF4或其它含氟化物的電漿蝕刻法蝕刻，而形成所需的氧化物隔離墊。
參照圖1B。在限定轉移FET及連接線后，在圖1A的結構上淀積一氧化物層30，例如以化學汽相法淀積，厚度約在1000-2000埃左右，此氧化物層保護FET上的電路，包括源/漏極區(qū)20、22，而可避免后續(xù)制造過程中不必要的接觸。接著，借形成的光刻膠32以傳統(tǒng)的光刻蝕刻法限定氧化物層30，而形成通過氧化物層的一開口34，此開口34位于既定的源/漏極區(qū)22上，其中蝕刻技術可以含氟化物的電漿蝕刻法進行，并暴露出源/漏極區(qū)22上的襯底，因此氧化物層30具有與通道相面對的側壁34，藉此本發(fā)明底部的電容電極可與源/漏極區(qū)22接觸，之后則去除光刻膠32。
如圖1C所示。在上述圖1B的結構上形成一多晶硅層36，例如以低壓化學汽相淀積法(LPCVD)進行，淀積厚度約在1500-2500埃左右。而此多晶硅層在淀積時進行摻雜，或是以離子注入及退火步驟完成一N型的多晶硅層。另外，此電容的下電極可以其它的導體取代，而此導體亦需能作為后續(xù)蝕刻步驟的蝕刻終止層。
參照圖1D。接著，在多晶硅層36上淀積一毯覆式氧化物層38，例如以CVD法淀積，厚度約在2000-3000埃左右。其中，層38材料的選擇可以不必為氧化物或絕緣物層，僅需不同于層36的材料，且同時可使半球粒多晶硅為蝕刻層38時的掩模即可。而由于使用多晶硅層為蝕刻的掩模與終點，再加上為顧及蝕刻物選擇之便，因此層38的材料以氧化物或其它絕緣材料較佳。
參照圖1E。在氧化物層38上形成一半球顆粒多晶硅(HSG-Si)40，此半球顆粒多晶硅40作為蝕刻氧化物層38的蝕刻掩模，而半球顆粒多晶硅層40可以任何已知的方法形成。例如以硅甲烷為氣體來源的低壓化學汽相淀積法淀積HSG-Si，反應溫度則控制在約550-595℃，而最后由HSG-Si成核生長形成HSG-Si顆粒不規(guī)則表面，且HSG-Si稀疏地散布在氧化物層38的表面。例如，HSG-Si顆粒的直徑范圍分布在約30-100nm左右，顆粒間的距離則約在30-100nm左右，HSG-Si不須摻入雜質。接著HSG-Si作為蝕刻氧化物層38的掩模，例如，以蝕刻來源氣體為CHF3與CF4的電漿蝕刻法進行，而蝕刻后的結構則如圖1F所示，其中包括由氧化物層38所限定的垂直往上延伸部分42。
于本發(fā)明中的較佳實施例，為使用氧化物層或另一絕緣物形成結構42，此結構由多晶硅層36表面向上垂直延伸，并與HSG-Si掩模42連接。之后，則在結構42上提供一導電表面，此表面大部分以LPCVD法淀積一薄多晶硅層，最好是在淀積時進行摻雜或以擴散的步驟形成摻有N型雜質的多晶硅層。再將薄多晶硅層限定的如圖1G所示的部分多晶硅層44，而此薄多晶硅層需具備足夠且可信賴的厚度，以覆蓋多晶硅層36、垂直結構42與HSG-Si掩模晶粒40暴露出的表面，以提供一電容下電極表面一高品質的導體。另一方面，多晶硅層也不能太厚，即需維持下電極高低起伏的表面，而不能填滿垂直結構42的間隙。因此，多晶硅層44的厚度約在100-400埃左右。
參照圖1G，在限定出下電極表面的薄多晶硅層44后，通過蝕刻薄多晶硅層44與多晶硅層36而限定下電極的側邊，例如以氣體來源為HCl或HBr的電漿蝕刻法進行。接著再于薄多晶硅層44表面及多晶硅層36的側邊形成一電容介電層46。電容介電層可例如為，多層氧化物/氮化物/氧化物(ONO)的介電層，其可以在多晶硅表面形成一原始氧化物層(native oxide)，再以化學汽相淀積法淀積一薄氮化硅層，接著以熱氧化法氧化部分的氮化硅表面，則可完成ONO電容介電質46。而較佳的方法是使用以一高介電常數(shù)材料，如Ta2O5或卜羅夫介電質(provskite dielectrics)，諸如鋇鍶鈦化合物。之后，在底部電容電極上淀積毯覆式多晶硅層而形成電容的上電極50，例如以LPCVD技術進行，且在淀積時進行摻雜步驟或進行離子注入及退火步驟。而電容的上電極50經(jīng)光刻及更進一步的過程后，則可完成此DRAM元件。
圖2為根據(jù)本發(fā)明的一種半導體存儲電荷結構的另一較佳實施例。而圖2與圖1F結構的最大不同處在于，圖2DRAM單元的中介電層(interlayerdielectric)60為經(jīng)平坦化的介電層。而圖2的結構與圖1F相似，因之在此僅對圖2的制造方法作一總結。在形成如圖1的轉移FET與連接線后，繼續(xù)淀積一厚中介電層60在如圖1所示的結構上，其中包括絕緣氧化物層或其它絕緣物。接著，進行中介電層60表面的平坦化步驟，例如，以化學機械研磨法(CMP)進行，并在暴露出的源/漏極區(qū)22上限定平坦化后的中介電層60，而形成通道(via)62。
接著，在電容電極上形成一多晶硅層，其可以LPCVD法淀積厚度約為1500-2500埃左右的多晶硅層，而在淀積時進行摻雜或離子注入與退火等步驟。若有需要，則多晶硅層64可以CMP進行平坦化。之后，在多晶硅層64表面淀積與圖1D相似的厚氧化物層38，再以圖1E說明的方法在厚氧化物層上淀積HSG-Si層66。利用HSG-Si層66作為一蝕刻掩模，以各向異性蝕刻法蝕刻氧化物層，其中可以氣體來源為含氟化物的電漿過程進行，而形成由多晶硅層64表面延伸的垂直結構68，且與HSG-Si層66相接。接下來的制作過程則在下電極的表面形成一薄的且導電的多晶硅層70，并利用光刻法限定出下電容電極的側邊，再如上所述的方法，依序淀積一電容介電質72與上電容電極覆蓋住下電容電極。其中，由于圖2在制作過程的光刻及蝕刻步驟中提供較少的表面，因此圖2的結構與其制造方法具有較圖1F大的制作過程。
雖然本發(fā)明已以一較佳實施例揭露如上，但其并非用以限定本發(fā)明，任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，可作各種更動與改變，因此本發(fā)明的保護范圍應以權利要求書所界定的范圍為準。
權利要求
1．一種電荷存儲結構的制造方法，該制造方法至少包括下列步驟在一襯底上提供一場效應晶體管，該場效應晶體管具有一源/漏極區(qū)；在該襯底上形成一第一導電層，該第一導電層與該源/漏極區(qū)之一接觸；在該第一導電層上形成一介電材料層；在該介電材料層表面形成一多晶硅顆粒層；選擇性地除去部分該介電材料層，形成互相分離的一柱狀介電材料層；在該柱狀介電材料層上形成一第二導電層；在該第二導電層上形成一電容介電層；以及在該電容介電層上形成一第三導電層。
2．如權利要求1所述的制造方法，其中，該第一導電層淀積在一氧化物層平坦化表面上，該第一導電層為多晶硅層。
3．如權利要求1所述的制造方法，其中，該第一導電層為多晶硅層，且為選擇性除去步驟的蝕刻終止層。
4．如權利要求1所述的制造方法，其中，該介電材料層包括一氧化物層或一氮化硅層。
5．如權利要求1所述的制造方法，其中，選擇性除去步驟還包括，以一含氟化物為一蝕刻物的蝕刻步驟。
6．如權利要求1所述的制造方法，其中，以該些多晶硅顆粒作為選擇性蝕刻的掩模。
7．如權利要求1所述的制造方法，其中，該些多晶硅顆粒的一平均尺寸約為300-1000埃左右。
8．如權利要求1所述的制造方法，其中，該介電材料包括氧化物，選擇性除去步驟還包括，以一含氟化物為一蝕刻物的蝕刻步驟。
9．如權利要求1所述的制造方法，其中，該第二導電層包括多晶硅，且淀積覆蓋在該多晶硅顆粒層、該圓柱介電材料以及該第一導電層上。
10．如權利要求1所述的制造方法，其中，該第三導電層還包括多晶硅。
11．如權利要求1所述的制造方法，其中，該介電層還包括氧化硅。
12．一種電荷存儲結構的制造方法，該制造方法至少包括下列步驟在一襯底上提供一場效應晶體管，該場效應晶體管具有一源/漏極區(qū)；在該場效應晶體管上形成一第一介電層，與暴露出的該源/漏極區(qū)之一接觸；在該第一多晶硅層上形成一第二介電導層；在該第二介電層上形成一半球顆粒多晶硅層，暴露出半球顆粒多晶硅層間的部分該第二介電層，其中該半球顆粒多晶硅層具有多個半球顆粒多晶硅；限定該第二介電層，各向異性蝕刻該第二介電層，暴露出部分該第一多晶硅層；在暴露出部分的該第一多晶硅層上淀積一第二多晶硅層；在該第二多晶硅層上形成一第三介電層；以及在該第三介電層上形成一第三介電多晶硅層。
13．如權利要求12所述的制造方法，其中，各向異性蝕刻是以半球顆粒多晶硅層為掩模。
14．如權利要求13所述的制造方法，其中，在該半球顆粒多晶硅層上形成該第二多晶硅層。
15．如權利要求14所述的制造方法，其中，該第二介電層包括氧化硅。
16．如權利要求15所述的制造方法，其中，該些多晶硅顆粒的平均尺寸約為300-1000埃左右。
全文摘要
DRAM中高電容值存儲電荷電容器有下電極,與轉移FET的源/漏極區(qū)接觸。下電極包括第一多晶硅層覆蓋在部分轉移FET上,在第一多晶硅層上形成氧化物層,并在氧化物層上形成半球顆粒多晶硅層,其顆粒約為100nm,半球間距離約為100nm。蝕刻氧化物層,形成柱狀氧化物層,以半球顆粒多晶硅作為蝕刻掩模,第一多晶硅層為蝕刻終止層。在柱狀氧化物層及半球顆粒多晶硅層表面淀積第二多晶硅層,在第二多晶硅層上依序形成電容介電層及電容上電極。
文檔編號H01L21/8239GK1212458SQ9711961
公開日1999年3月31日 申請日期1997年9月23日 優(yōu)先權日1997年9月23日
發(fā)明者游萃蓉, 盧火鐵, 孫世偉 申請人:聯(lián)華電子股份有限公司