專(zhuān)利名稱(chēng)：靜態(tài)隨機(jī)存取單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器及其制造方法，特別涉及能夠提高單元比的SRAM單元及其制造方法。
半導(dǎo)體存儲(chǔ)器根據(jù)其存儲(chǔ)方式被分成DRAM(動(dòng)態(tài)隨機(jī)數(shù)據(jù)存取器Dynamic Random Access Memory)和SRAM(靜態(tài)隨機(jī)數(shù)據(jù)存取器StaticRandom Access Memory)。SRAM是速度快、耗電低的、可由簡(jiǎn)單操作驅(qū)動(dòng)的器件，是非常引人注目的存儲(chǔ)器。而且與DRAM不同的是，它不僅不需要定期更新所存儲(chǔ)的信息，而且具有容易設(shè)計(jì)的優(yōu)點(diǎn)。
一般地，SRAM單元由下拉(pull-down)元件的2個(gè)驅(qū)動(dòng)器晶體管(driver transistor)、2個(gè)存取元件及2個(gè)上拉元件構(gòu)成，并根據(jù)上拉元件的形態(tài)而被分成全CMOS單元(full CMOS cell)、HRL(高負(fù)載阻抗High LoadResistor)單元和TFT(薄膜晶體管Thin film Transistor)單元等3種結(jié)構(gòu)。
全CMOS單元在上拉元件中使用P溝道大容量MOS場(chǎng)效應(yīng)晶體管，HRL單元在上拉元件中使用具有高阻值的多晶硅，TFT單元在上拉元件中使用P溝道多晶硅TFT。此時(shí)，對(duì)具有全CMOS單元構(gòu)造的SRAM單元來(lái)說(shuō)，雖然部件的動(dòng)作特性最好，并且工藝簡(jiǎn)單，但由于在1個(gè)單元內(nèi)同時(shí)內(nèi)裝有NMOS及PMOS晶體管而使該單元的尺寸較大，所以適用于在邏輯半導(dǎo)體裝置中使用少量存儲(chǔ)器的場(chǎng)合。另一方面，對(duì)于具有HRL單元構(gòu)造的SRAM單元和具有TFT單元構(gòu)造的SRAM單元來(lái)說(shuō)，雖然元件的動(dòng)作特性較差且工藝復(fù)雜，但由于能夠顯著縮小單元的尺寸，故適用于專(zhuān)用于存儲(chǔ)器的半導(dǎo)體存儲(chǔ)裝置中。


圖1是表示具有全CMOS單元構(gòu)造的SRAM單元的電路圖。
如圖1所示，SRAM單元中上拉用的PMOS晶體管Q1、Q2的源極S1、S2被連接到電源電壓VDD上。在節(jié)點(diǎn)N1、N2，串聯(lián)著上拉用的PMOS晶體管Q1、Q2的漏極D1、D2和下拉用的NMOS晶體管Q3、Q4的漏極D3、D4，下拉用的NMOS晶體管Q3、Q4的源極S3、S4接地。上拉用的PMOS晶體管Q1、Q2的柵極G1、G2和下拉用的NMOS晶體管Q3、Q4的柵極G3、G4分別互相連接著，同時(shí)該連接點(diǎn)與節(jié)點(diǎn)N1、N2分別交叉連接著。存取用的NMOS晶體管Q5、Q6中，其柵極G5、G6分別與字線W/L相連，其源極S5、S6分別與位線B/L1、B/L2相連，其漏極D5、D6分別與節(jié)點(diǎn)N1、N2相連。
在由上述結(jié)構(gòu)所構(gòu)成的SRAM中，為了將HIGH數(shù)據(jù)存入節(jié)點(diǎn)N1、LOW數(shù)據(jù)存入節(jié)點(diǎn)N2，而導(dǎo)通字線W/L，并分別導(dǎo)通存取用的NMOS晶體管Q5、Q6。從而，在將HIGH輸入到位線B/L1的同時(shí)，將LOW輸入到位線B/L2；并在上拉用的PMOS晶體管Q1及下拉用的NMOS晶體管Q4導(dǎo)通的同時(shí)，使上拉用的PMOS晶體管Q2及下拉用的NMOS晶體管Q3截止。由此，在節(jié)點(diǎn)N1成為HIGH狀態(tài)，在節(jié)點(diǎn)N2成為L(zhǎng)OW狀態(tài)，雖然字線W/L被截止，但接著被鎖存，從而在節(jié)點(diǎn)N2繼續(xù)保持LOW狀態(tài)，在節(jié)點(diǎn)N1繼續(xù)保持HIGH狀態(tài)。因此，各自的數(shù)據(jù)被分別存入節(jié)點(diǎn)N1、N2。
另一方面，決定SRAM單元特性的要素之一是下拉元件即驅(qū)動(dòng)元件、與存取元件的電流驅(qū)動(dòng)能力比(current driving capability ratio)，即單元比(cellratio；IDSAT DRIVER TRANSISTOR/IDSAT ACCESS TRANSISTOR)，如果這個(gè)單元比大，則SRAM單元的特性被提高。因此，下拉元件的電流容量越大、存取元件的電流容量越小，則SRAM單元的特性越好。
從對(duì)與這樣的單元比相關(guān)的SRAM單元的操作的調(diào)查來(lái)看，在將LOW存到節(jié)點(diǎn)N1、將HIGH存到節(jié)點(diǎn)N2的情況下，節(jié)點(diǎn)N1的電壓決定于存取用的NMOS晶體管Q5、Q6與下拉用的NMOS晶體管Q3、Q4的電流容量比。由此，下拉用的NMOS晶體管Q3、Q4的電流容量越大、存取用的NMOS晶體管Q5、Q6的電流容量越小，則節(jié)點(diǎn)N1保持較小的電壓值。此時(shí)，在進(jìn)行讀操作時(shí)，存取用的NMOS晶體管Q5、Q6導(dǎo)通，即使位線B/L1的電壓有所變動(dòng)，但節(jié)點(diǎn)N1的電壓在LOW狀態(tài)下變動(dòng)不大。如果節(jié)點(diǎn)N1的電壓變動(dòng)較小，則交叉連接的節(jié)點(diǎn)N2的電壓也保持在HIGH狀態(tài)。
從而，現(xiàn)有技術(shù)通過(guò)使存取用的NMOS晶體管的寬度(Width)變窄、長(zhǎng)度(length)變長(zhǎng)而減小其電流容量、使下拉用的NMOS晶體管的寬度變寬、長(zhǎng)度變短而增加其電流容量，來(lái)整體調(diào)節(jié)單元比。但是，由于晶體管的寬度和長(zhǎng)度不能減至一定的數(shù)值以下，所以為提高單元比而縮減單元大小時(shí)具有界限。
因此，本發(fā)明的目的是通過(guò)有選擇地減小存取元件的源極/漏極區(qū)域的雜質(zhì)濃度、增加存取元件的寄生電阻，來(lái)減小存取元件的電流容量，提高SRAM單元的單元比。
為了達(dá)到本發(fā)明的目的，提供一種包含分別具有LDD構(gòu)造的源極/漏極區(qū)的下拉元件、存取元件和上拉元件的SRAM單元，其特征在于存取元件的源極/漏極區(qū)包括N+源極/漏極區(qū)、在N+源極/漏極區(qū)的下部所形成的N-源極/漏極區(qū)、N-源極/漏極區(qū)與預(yù)定部分重疊形成的P-雜質(zhì)區(qū)。
其特征還在于存取元件的P-雜質(zhì)區(qū)與N-源極/漏極區(qū)相重疊的區(qū)域的N型雜質(zhì)濃度低于N-源極/漏極區(qū)的雜質(zhì)濃度。
另外，為實(shí)現(xiàn)本發(fā)明的目的，還提供一種包括下拉元件、存取元件和上拉元件的SRAM單元的制造方法，其特征在于包括如下步驟提供有源區(qū)被定義的、在上部形成柵極絕緣膜及柵極的半導(dǎo)體基片；在下拉元件區(qū)和存取元件區(qū)的柵極兩側(cè)的基片內(nèi)分別形成N-源極/漏極區(qū)；在存取元件區(qū)的N-源極/漏極區(qū)的預(yù)定區(qū)域形成P-雜質(zhì)區(qū)；在柵極的兩側(cè)壁形成絕緣膜隔離層；以及在下拉元件區(qū)和存取元件區(qū)的間隔層兩側(cè)的基片內(nèi)形成N+源極/漏極區(qū)。
其特征還在于P-雜質(zhì)區(qū)的雜質(zhì)濃度低于N-源/漏極區(qū)的雜質(zhì)濃度。
依據(jù)具有上述結(jié)構(gòu)的本發(fā)明，由于具有SRAM單元的存取元件的N-源/漏極區(qū)的預(yù)定部分與P-雜質(zhì)區(qū)域相重疊的結(jié)構(gòu)，從而能夠增加存取元件的寄生電阻，由此提高SRAM的單元比。
圖1是具有全CMOS單元結(jié)構(gòu)的SRAM單元的等效電路。
圖2是本發(fā)明的實(shí)施例的、具有全CMOS單元結(jié)構(gòu)的SRAM單元的平面圖。
圖3A及圖3B是用于說(shuō)明根據(jù)本發(fā)明的SRAM單元制造方法的工藝剖面圖。
下面參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。
圖2是體現(xiàn)依據(jù)本發(fā)明的最佳實(shí)施例的、具有全CMOS單元結(jié)構(gòu)的SRAM單元的平面圖。
在圖2中，A1、A2是上拉用PMOS晶體管Q1、Q2的有源區(qū)，B1、B2是下拉用NMOS晶體管Q3、Q4和存取用NMOS晶體管Q5、Q6的有源區(qū)，C1～C6是接觸區(qū)。此時(shí)，C1和C2是節(jié)點(diǎn)N1、N2接觸區(qū)，且下拉用NMOS晶體管Q3、Q4和存取用NMOS晶體管Q5、Q6在有源區(qū)B1、B2共有各自的節(jié)點(diǎn)接觸區(qū)C1、C2。并且，C3和C4是存取用NMOS晶體管Q5、Q6的源極S5、S6接觸區(qū)，C5是上拉用NMOS晶體管Q1、Q2各自的源極S1、S2接觸區(qū)，C6是下拉用NMOS晶體管Q3、Q4各自的源極S3、S4接觸區(qū)。
34a、34b、54是字線，M是形成上拉用PMOS晶體管Q1、Q2的P-源/漏極區(qū)時(shí)所使用的屏蔽模式。此時(shí)，屏蔽模式M為內(nèi)部截止的模式，在上拉用PMOS晶體管Q1、Q2的有效區(qū)A1、A2被露出的同時(shí)，露出存取用NMOS晶體管Q5、Q6的字線54兩側(cè)的有源區(qū)B1、B2的預(yù)定部分。
另一方面，雖然本發(fā)明的平面圖僅示出了全CMOS型SRAM單元，但它同樣能夠適用于HRL SRAM及P溝道多晶硅TFT SRAM單元。
圖3A和圖3B是SRAM單元的存取用NMOS晶體管Q5和下拉用NMOS晶體管Q3沿圖2的X-X′線方向的剖面圖，下面參照?qǐng)D3A和圖3B詳細(xì)說(shuō)明上述SRAM單元的制造方法。
首先，如圖3A所示，在半導(dǎo)體基片1上的預(yù)定部分形成元件隔離膜2，在元件隔離膜2之間的基片上分別形成下拉用NMOS晶體管Q3和存取用NMOS晶體管Q5的柵極絕緣膜33、53及柵極34a、54。然后向柵極34a、54兩側(cè)的基片1內(nèi)按大約2×1013至5×1013ions/cm2的濃度注入N-雜質(zhì)離子，最好注入P離子。從而在基片1內(nèi)分別形成了下拉用NMOS晶體管Q3和存取用NMOS晶體管Q5的共同N-漏極區(qū)35b/55b、N-源極區(qū)35a，55a。然后，按大約1×1013至3×1013ions/cm2的濃度向存取用NMOS晶體管Q5的柵極54兩側(cè)的N-源極及漏極區(qū)55a、55b的預(yù)定部分注入低濃度P型雜質(zhì)離子，最好是B或BF2離子。從而分別形成了存取用NMOS晶體管Q5的N-源極及漏極區(qū)55a、55b和預(yù)定部分重疊而成的P-離子注入?yún)^(qū)56a、56b。
此時(shí)，由圖3中未示出的、利用了屏蔽模式M(參照?qǐng)D2)的離子注入工藝，在形成上拉用PMOS晶體管Q1、Q2的P-源/漏極區(qū)的同時(shí)形成了P-離子注入?yún)^(qū)56a、56b。而且P-離子注入?yún)^(qū)56a、56b的P型雜質(zhì)的B離子濃度小于N-源極及漏極區(qū)35a、35b/55b、55a的N型雜質(zhì)的P離子濃度。由此，存取用NMOS晶體管Q5的N型雜質(zhì)濃度低于下拉用NMOS晶體管Q3的N型雜質(zhì)濃度。即，存取用NMOS晶體管Q5的N-源/漏極區(qū)55a、55b的N型雜質(zhì)的P離子濃度大約為2×1018至5×1018ions/cm3，P-離子注入?yún)^(qū)56a、56b的P型雜質(zhì)的B離子濃度大約為1×1018至3×1018ions/cm3。由此，N-源/漏極區(qū)55a、55b和P-離子注入?yún)^(qū)56a、56b相重疊的區(qū)域的N型雜質(zhì)濃度大約為1×1018至2×1018ions/cm3。
如圖3B所示，通過(guò)在圖3A的結(jié)構(gòu)上蒸鍍絕緣膜，最好為氧化膜或氮化膜并進(jìn)行各向異性覆蓋蝕刻以露出柵極34a、54表面，在柵極34a，54兩側(cè)壁上形成LDD用的絕緣膜間隔層37、57。然后，通過(guò)按大約1×1015至7×1015ions/cm3的濃度向絕緣膜間隔層37、57兩側(cè)的基片內(nèi)注入雜質(zhì)離子、最好為As離子，分別形成了下拉用NMOS晶體管Q3及存取用NMOS晶體管Q5的N+源極及漏極區(qū)38a、38b/58b、58a。此時(shí)，N+源極和漏極區(qū)38a、38b/58b、58a的N型雜質(zhì)As離子濃度大約為3×1019至3×1020ions/cm3。
然后，在基片的前面形成層間絕緣膜9，層間絕緣膜9被蝕刻以分別露出N+源極/漏極區(qū)38a、38b/58b、58a的接觸部位，并形成接觸孔。而且為了填平上述接觸孔，在層間絕緣膜9上蒸鍍金屬層之后將其刻成預(yù)定的形狀，形成分別與N+源/漏極區(qū)38a、38b/58b、58a接觸的金屬配線層10a、10b和10c。
如上所述，由SRAM單元的存取元件的N-源/漏極區(qū)的預(yù)定部分與P離子注入?yún)^(qū)相重合，可有選擇地減小N-源/漏極區(qū)的參雜濃度。由此，增加存取元件的寄生電阻，提高SRAM的單元比。
由于能夠減小單元的尺寸，故能夠達(dá)到元件的高度集成化。
本發(fā)明不僅僅限于上述實(shí)施例，在本發(fā)明構(gòu)思范圍內(nèi)的多種變形也屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種SRAM單元，包括分別具有LDD結(jié)構(gòu)的源/漏極區(qū)的下拉元件、存取元件和上拉元件，其特征在于所述存取元件的源/漏極區(qū)包括N+源/漏極區(qū)、在所述N+源/漏極區(qū)下部形成的N-源/漏極區(qū)、及由所述N-源/漏極區(qū)與預(yù)定部分重疊而成的P-雜質(zhì)區(qū)。
2.如權(quán)利要求1所述的SRAM單元，其特征在于所述存取元件的所述P-雜質(zhì)區(qū)與所述N-源/漏極區(qū)相重疊的區(qū)域的N型雜質(zhì)濃度低于所述N-源/漏極區(qū)的雜質(zhì)濃度。
3.如權(quán)利要求2所述的SRAM單元，其特征在于所述存取元件的重疊區(qū)的N型雜質(zhì)濃度為1×1018至2×1018ions/cm3，所述N-源/漏極區(qū)的N型雜質(zhì)濃度為2×1018至5×1018ions/cm3。
4.如權(quán)利要求1所述的SRAM單元，其特征在于所述上拉元件為P溝道大容量MOSFET。
5.如權(quán)利要求1所述的SRAM單元，其特征在于所述上拉元件為電阻。
6.如權(quán)利要求1所述的SRAM單元，其特征在于所述上拉元件為P溝道多晶硅TFT。
7.一種包括下拉元件、存取元件和上拉元件的SRAM單元的制造方法，其特征在于包括如下步驟提供有源區(qū)被定義的并在上部形成了柵極絕緣膜及柵極的半導(dǎo)體基片；在所述下拉元件區(qū)和所述存取元件區(qū)的所述柵極兩側(cè)的基片內(nèi)分別形成N-源/漏極區(qū)；在所述存取元件區(qū)的所述N-源/漏極區(qū)的預(yù)定區(qū)域形成P-雜質(zhì)區(qū)。
8.如權(quán)利要求7所述的SRAM單元的制造方法，其特征在于在形成所述上拉元件區(qū)的P-源/漏極區(qū)的同時(shí)，形成所述P-雜質(zhì)區(qū)。
9.如權(quán)利要求7所述的SRAM單元的制造方法，其特征在于所述P-雜質(zhì)區(qū)的雜質(zhì)濃度低于所述N-源/漏極區(qū)的雜質(zhì)濃度。
10.如權(quán)利要求9所述的SRAM單元的制造方法，其特征在于所述N-源/漏極區(qū)是通過(guò)以2×1013至5×1013ions/cm3的濃度注入P離子而形成的。
11.如權(quán)利要求9所述的SRAM單元的制造方法，其特征在于所述P-雜質(zhì)區(qū)是通過(guò)以1×1013至3×1013ions/cm3的濃度注入BF2離子而形成的。
12.如權(quán)利要求9所述的SRAM單元的制造方法，其特征在于所述P-雜質(zhì)區(qū)是通過(guò)以1×1013至3×1013ions/cm2的濃度注入B離子而形成的。
13.如權(quán)利要求7所述的SRAM單元的制造方法，其特征在于還包括如下步驟在形成所述P-雜質(zhì)區(qū)之后，在所述柵極兩則壁形成絕緣膜間隔層；在所述下拉元件區(qū)和所述存取元件區(qū)的所述間隔層兩側(cè)的基片內(nèi)形成N+源/漏極區(qū)。
14.如權(quán)利要求13所述的SRAM單元的制造方法，其特征在于所述N+源/漏極區(qū)是通過(guò)以1×1015至7×1015ions/cm2的濃度注入As離子而形成的。
15.如權(quán)利要求7所述的SRAM單元的制造方法，其特征在于所述上拉元件為P溝道大容量MOSFET。
16.如權(quán)利要求7所述的SRAM單元的制造方法，其特征在于所述上拉元件為電阻。
17.如權(quán)利要求7所述的SRAM單元的制造方法，其特征在于所述上拉元件為P溝道多晶硅TFT。
全文摘要
本發(fā)明公開(kāi)了一種具有被提高的單元比的SRAM單元及其制造方法。根據(jù)本發(fā)明的一種包括分別具有LDD結(jié)構(gòu)的源/漏極區(qū)的下拉元件、存取元件和上拉元件的SRAM單元,其中存取元件的源/漏極區(qū)包括N
文檔編號(hào)H01L21/336GK1169595SQ97113410
公開(kāi)日1998年1月7日 申請(qǐng)日期1997年3月28日 優(yōu)先權(quán)日1996年3月28日
發(fā)明者金載甲 申請(qǐng)人:現(xiàn)代電子產(chǎn)業(yè)株式會(huì)社