專利名稱：：三阱快速存儲(chǔ)單元及其制造方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及集成電路不揮發(fā)性存儲(chǔ)器，特別涉及快速存儲(chǔ)器。快速存儲(chǔ)器是電可擦除非易失性存儲(chǔ)器，這種存儲(chǔ)器在單個(gè)操作中可擦除數(shù)個(gè)單元組。目前人們已熟知很多種集成電路存儲(chǔ)器以及其制造方法。一種特別的集成電路存儲(chǔ)器是非易失性存儲(chǔ)器。之所以被稱為非易失性存儲(chǔ)器，是因?yàn)檫@類存儲(chǔ)器在切斷電源后存儲(chǔ)于其中的信息不會(huì)失去。非易失性存儲(chǔ)器可應(yīng)用于許多可中斷電源供應(yīng)的產(chǎn)品中。例如，人們熟知的使用快速存儲(chǔ)器的一種產(chǎn)品PCMCIA或PC卡。PC卡是一種小型信用卡式組件，其中含有非易失性存儲(chǔ)器，存儲(chǔ)器中存儲(chǔ)有計(jì)算機(jī)程序或其它信息。這種器件允許用戶進(jìn)行把存儲(chǔ)器卡與計(jì)算機(jī)連接和斷開的操作，但不會(huì)失去存儲(chǔ)于存儲(chǔ)器卡中的程序。非易失性存儲(chǔ)器器件包括只讀存儲(chǔ)器(ROM)、可編程只讀存儲(chǔ)器(PROM)、電可擦只讀存儲(chǔ)器(EEPROM)及其它類型的存儲(chǔ)器。電可擦可編程存儲(chǔ)器領(lǐng)域中，已知的一類器件是快速存儲(chǔ)器或快速EEPROM。這類存儲(chǔ)器可以選擇性地編程和擦除，一般一次操作可擦除數(shù)個(gè)單元組。關(guān)于常規(guī)快速存儲(chǔ)器，其每個(gè)存儲(chǔ)單元皆是由有源、漏、控制柵和浮柵的晶體管來構(gòu)成。浮柵形成于控制柵和襯底之間。浮柵上有無俘獲電荷可用于表示存儲(chǔ)單元的存儲(chǔ)信息。浮柵上俘獲的電荷可以改變晶體管的閾值電壓，能夠檢測(cè)其兩種狀態(tài)。圖1A和1B示出了典型的現(xiàn)有快速存儲(chǔ)器單元。多數(shù)快速存儲(chǔ)器中，在讀取其存儲(chǔ)信息的正常工作條件之外的條件下操作存儲(chǔ)器，電荷便置入或離開浮柵。例如，通過調(diào)節(jié)柵和源、漏或溝道區(qū)間相對(duì)電位，便可使電荷以電子的形式注入到浮柵或離開浮柵。令人遺憾的是，快速存儲(chǔ)器單元存在著必須給控制柵加高電位才能對(duì)浮柵編程的缺點(diǎn)。例如，使控制柵上置于如8.5V的高正電壓，并使源區(qū)接地，則電子才會(huì)從源推進(jìn)到浮柵，并在此被俘獲。然后才可以用浮柵上的負(fù)電荷表示存儲(chǔ)單元的“1”或“0”狀態(tài)。需要這種高電位編程(或擦除)的不良后果是，外圍電路必須設(shè)計(jì)成也要能承受高電位。換言之，所有加有8.5V電位的晶體管和存取電路其自身必須能承受8.5V電位。這種高電位還會(huì)產(chǎn)生漏電流，并引起熱空穴衰減。題為“用負(fù)性柵極電壓擦除操作的快速正2PROM”陣列“(FlashEEPROMArraywithNegativeGateVoltageEraseOperation)”的美國專利5077691中描述了現(xiàn)有這種NOR快速存儲(chǔ)器的典型實(shí)例。所以，要求提供一種能在低電位下工作的快速存儲(chǔ)器，減小這些不希望的效應(yīng)，改善存儲(chǔ)器的性能。本發(fā)明提供了一種比已有快速存儲(chǔ)器單元有獨(dú)特優(yōu)點(diǎn)的快速存儲(chǔ)器單元，以及制造這種單元和相關(guān)外圍電路的方法。本發(fā)明的快速存儲(chǔ)單元可以用比現(xiàn)有快速存儲(chǔ)器單元低的電壓進(jìn)行編程和擦除。其優(yōu)點(diǎn)是，可以將支持存儲(chǔ)器陣列且位于同一集成電路芯片上的外圍電路設(shè)計(jì)成在低電壓下25米。這便可以用較小的晶體管，但仍會(huì)具有高生產(chǎn)率、高可靠性，且成本低。在優(yōu)選實(shí)施例中，本發(fā)明的快速存儲(chǔ)器單元結(jié)構(gòu)包括三阱集成電路結(jié)構(gòu)。特別是，存儲(chǔ)器單元包括由第一導(dǎo)電類型材料形成并有上表面的半導(dǎo)體襯底。第二導(dǎo)電類型的第一阱區(qū)延伸到鄰接襯底表面，第二導(dǎo)電類型與第一導(dǎo)電類型相反。第一阱內(nèi)含有第二阱，該阱也鄰接襯底表面形成，且由第一導(dǎo)電類型材料構(gòu)成。浮柵晶體管形成于第二阱區(qū)內(nèi)，包括位于表面上且與襯底電隔離的源區(qū)、漏區(qū)、浮柵。浮柵在源和漏區(qū)之間延伸?？刂茤盼挥诟胖稀５谝唤佑|區(qū)用于控制第一阱的電位，第二接觸區(qū)用于控制第二阱的電位。如將要說明的，用三阱可以在比以前能用的電壓更低的電壓下對(duì)存儲(chǔ)單元進(jìn)行編程和擦除。還可以將對(duì)外圍電路耐受高電壓的要求降至最低。外圍電路可以形成于任何要求的位置，這取決于所要求的特性，如在第一阱中、第二阱中、或兩阱之外的襯底中。本發(fā)明還涉及制造集成電路存儲(chǔ)單元的方法。在該方法的優(yōu)選實(shí)施例中，使用第一導(dǎo)電類型的半導(dǎo)體襯底。在襯底中形成與第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一阱區(qū)，該區(qū)有周界。在第一阱區(qū)周界內(nèi)，但鄰接襯底表面形成第二阱區(qū)。第二阱區(qū)最好是第一導(dǎo)電類型。第一阱區(qū)周界內(nèi)還形成有第一接觸區(qū)，該區(qū)與第二阱區(qū)是隔開的。第一接觸區(qū)為第二導(dǎo)電類型，但比第一阱區(qū)導(dǎo)電性強(qiáng)。在整個(gè)襯底表面上形成第一絕緣層，并在該絕緣層上形成導(dǎo)電層，用以生成浮柵，浮柵置于襯底表面上，并與之電隔離。在第一導(dǎo)電層表面上形成第二絕緣層。在第二絕緣層上形成第二導(dǎo)電層，該層用于生成控制柵。用控制柵和浮柵作掩模，在第二阱區(qū)中摻入雜質(zhì)，以形成源區(qū)和漏區(qū)。在該方法中，還形成一接觸區(qū)，與第二阱接觸。接觸區(qū)與源區(qū)和漏區(qū)是隔開的，但比第二阱導(dǎo)電性更好。本發(fā)明還涉及給存儲(chǔ)單元編程的獨(dú)特技術(shù)。在優(yōu)選實(shí)施例中，通過將控制柵升至不大于9.0伏的第一電位，給存儲(chǔ)單元編程。漏極升到不大于5.0伏的電位。源與地電位耦合，于其中形成源和漏的半導(dǎo)體材料區(qū)置于比地低的電位。對(duì)應(yīng)此狀態(tài)，電子從襯底溝道穿過絕緣層移動(dòng)，并抵達(dá)浮柵。浮柵上出現(xiàn)(不出現(xiàn))電子可表示存儲(chǔ)單元的狀態(tài)。本發(fā)明還涉及擦除存儲(chǔ)單元的技術(shù)。通過將控制柵的電位降至不低于-9.0伏的電位，可以對(duì)根據(jù)本發(fā)明形成的存儲(chǔ)單元進(jìn)行擦除。源和漏區(qū)與電源斷開，然后其中形成源和漏區(qū)的半導(dǎo)體材料置于不高于8.0伏的電位。在此狀態(tài)下，浮柵上俘獲的任何電子皆隧穿溝道上的插入氧化物(interveningoxide)，并返回襯底。于是對(duì)存儲(chǔ)單元進(jìn)行擦除。本發(fā)明的三阱快速存儲(chǔ)器的特殊優(yōu)點(diǎn)在于，可以進(jìn)行均勻擦除，以代替不均勻(源邊緣)擦除。均勻擦除可以使數(shù)據(jù)保存更持久。均勻擦除的優(yōu)勢(shì)是因?yàn)殡娮铀泶┙^緣層，可以消除由于帶-帶隧穿和作為現(xiàn)有器件問題的源邊緣擦除造成的熱空穴注入。熱空穴衰減涉及到柵和源區(qū)間絕緣氧化物中俘獲的空穴。熱空穴衰減會(huì)引起漏電流及改變擦除特性。三阱結(jié)構(gòu)的其它優(yōu)點(diǎn)在于，它可以單獨(dú)控制存儲(chǔ)單元區(qū)襯底電位使之與外圍電路襯底電位相反。換言之，可以獨(dú)立于外圍電路區(qū)的襯底電位控制存儲(chǔ)單元區(qū)的襯底電位。與現(xiàn)有技術(shù)器件和方法相反，這便可以給單元襯底加正或負(fù)電壓，而同時(shí)保持外圍器件區(qū)為地電位。借此方法便可以進(jìn)行均勻溝道擦除，并可以利用較低的電位。在現(xiàn)有技術(shù)快速存儲(chǔ)器中，需要用20-30毫安的電流進(jìn)行塊擦除，因?yàn)橐r底和控制柵間電位的差別不能變得足夠大，所以不可能利用溝道擦除。利用這里所述的技術(shù)，單元塊的擦除電流可以減小到100微安。本發(fā)明的低功率和低電流需求特別有利使之應(yīng)用于電池供電器件。圖1A和1B展示的是現(xiàn)有技術(shù)的快速存儲(chǔ)單元；圖2A和2B展示的本發(fā)明快速存儲(chǔ)單元的優(yōu)選實(shí)施例；圖3-31展示的是本發(fā)明制造快速存儲(chǔ)單元方法的優(yōu)選實(shí)施例，各圖具體情況如下圖3展示的是N阱注入后的結(jié)構(gòu)；圖4展示的是P阱注入后的結(jié)構(gòu)；圖5展示的是P和N阱退火并形成掩模后的結(jié)構(gòu)；圖6展示的是形成場(chǎng)氧化區(qū)后的結(jié)構(gòu)；圖7展示的是N溝道場(chǎng)注入后的結(jié)構(gòu)；圖8展示的是N溝道閾值調(diào)節(jié)注入后的結(jié)構(gòu)；圖9展示的是P溝道閾值注入后的結(jié)構(gòu)；圖10展示的是形成柵氧化層后的結(jié)構(gòu)；圖11展示的是單元注入后的結(jié)構(gòu)；圖12展示的是除去所選區(qū)的柵氧化層后的結(jié)構(gòu)；圖13展示的是形成第一多晶硅層后的結(jié)構(gòu)；圖14展示的是掩蔽并腐蝕第一多晶硅層后的結(jié)構(gòu)；圖15展示的是形成ONO絕緣層后的結(jié)構(gòu)；圖16展示的是在所選位置形成新柵氧化層后的結(jié)構(gòu)；圖17展示的是形成第二多晶硅層后的結(jié)構(gòu)；圖18展示的是形成掩模后的結(jié)構(gòu)；圖19展示的是腐蝕第二多晶硅層并形成新掩模后的結(jié)構(gòu)；圖20展示的是完成又一次腐蝕后的結(jié)構(gòu)；圖21展示的是存儲(chǔ)單元源區(qū)注入后的結(jié)構(gòu)；圖22展示的是存儲(chǔ)單元漏區(qū)注入后的結(jié)構(gòu)；圖23展示的是某些外圍晶體管的P型源漏注入后的結(jié)構(gòu)；圖24展示的是其它外圍晶體管的N型源漏注入后的結(jié)構(gòu)；圖25展示的是再一些外圍晶體管的P型源漏注入后的結(jié)構(gòu)；圖26展示的是退火并淀積了BPSG后的結(jié)構(gòu)；圖27展示的是形成接觸掩模后的結(jié)構(gòu)；圖28展示的是淀積第一金屬層后的結(jié)構(gòu)；圖29展示的是形成第二接觸掩模后的結(jié)構(gòu)；圖30展示的是淀積第二金屬層后的結(jié)構(gòu)；圖31展示的是淀積鈍化層后的結(jié)構(gòu)；圖1展示的是現(xiàn)有技術(shù)中快速存儲(chǔ)單元的編程(圖1A)和擦除(圖1B)模式。所述快速存儲(chǔ)單元包括一般為單晶硅的襯底10、雙擴(kuò)散源區(qū)18和漏區(qū)16。襯底上的浮柵15被薄絕緣層13間隔開。在浮柵上控制柵12與浮柵電隔離。通常，所示快速存儲(chǔ)單元在很大的存儲(chǔ)器中代表一位，例如，一塊集成電路芯片具有上百萬位快速存儲(chǔ)器。集成電路中的各個(gè)晶體管按矩陣方式排列，矩陣中有垂直排列的位線和字線。一般漏區(qū)16與位線相連，而控制柵12與字線相連。以此方式可以進(jìn)行矩陣尋址。示于圖1A和1B的快速存儲(chǔ)單元可以以幾種不同的模式完成編程、擦除和讀出工作。以下討論每種模式的工作情況。按現(xiàn)有技術(shù)器件的編程模式，最好將所選字線的控制柵12置于8.5伏的高電位。未選字線保持地電位。所選位線置于約+4.5伏，該位線與漏16耦連。源區(qū)18接地。在這些條件下，溝道電流產(chǎn)生的熱電子被控制柵上的8.5伏高電位所吸引，隧穿浮柵15和溝道區(qū)18之間的薄氧化層。當(dāng)?shù)竭_(dá)浮柵上后，它們便被俘獲，給浮柵充負(fù)電。負(fù)電荷改變晶體管的閾值電壓。以此方式，給存儲(chǔ)單元編程。為了讀取現(xiàn)有技術(shù)的存儲(chǔ)單元，一般應(yīng)給所選字線加約5伏電位Vcc，而給所選位線加約1伏電位。浮柵上電子的存在與否使晶體管較難或較容易導(dǎo)通。通過檢測(cè)位線是否改變電位，就可以探測(cè)到浮柵的狀態(tài)。按圖18所示的擦除模式，通常給欲要擦除的一組選定器件的控制柵加-8.5伏的高負(fù)電壓。位線浮置，而源保持中間正電壓，例如3-5伏?？刂茤派系呢?fù)電位與源上的正電位結(jié)合，使得電子離開浮柵，通過源區(qū)返回到襯底中，由此將浮柵放電并對(duì)單元進(jìn)行擦除。圖2A和2B是根據(jù)本發(fā)明優(yōu)選實(shí)施例的快速存儲(chǔ)單元的剖面圖。圖2A和2B中展示的是同一單元，圖2A示出的是編程狀態(tài)，圖2B示出的是擦除狀態(tài)。圖2A中，快速存儲(chǔ)單元最好制造在硅襯底20上，襯底為P型硅，N導(dǎo)電型硅阱22形成于P型襯底20中(下面說明制造圖2A和2B所示結(jié)構(gòu)的方法)。N阱22內(nèi)含有所述的快速存儲(chǔ)單元，阱中一般含有高達(dá)數(shù)百或數(shù)千這種單元。通常，至少希望將形成于N阱22中的那許多單元可以按塊擦除操作進(jìn)行擦除。P型阱24形成于N阱22內(nèi)。源27和漏26以及給P阱24提供電接觸的附加摻雜區(qū)28形成于P阱中。圖中還示出了浮柵29和控制柵21。N阱區(qū)25的接觸可以用于使N阱22偏置。關(guān)于給單元編程，在優(yōu)選實(shí)施例中，控制柵21保持在不大于+9.0伏的電位，最好是+6.5伏，而漏26與5.0伏或更小的正電源相連，最好是+4伏。源27接地，同樣N阱接觸區(qū)25也接地。P阱的接觸28保持負(fù)電位，一般為-4伏。以上所述條件下產(chǎn)生了場(chǎng)增強(qiáng)溝道熱電子效應(yīng)，由于該效應(yīng)P阱上的負(fù)電壓和控制柵上的正電壓使電子隧穿過溝道上的柵氧化層到達(dá)浮柵29。這就把負(fù)電荷置于浮柵上。注意，與圖1所示的現(xiàn)有技術(shù)電路相比，只需很低的編程電位。這便可以減小對(duì)高性能外圍電路的需求，降低工作電位，減少功率消耗。編程后，給控制柵21加正電位，一般為Vcc或+5伏，給位線26加1伏信號(hào)，便可以讀出圖2A所示單元。未選的字線保持地電位，而未選的位線可以浮置。浮柵29上有無電子使晶體管較難或較易導(dǎo)通，該狀態(tài)由與漏26相連的位線探測(cè)。如果晶體管導(dǎo)通，位線對(duì)地放電。則位線的狀態(tài)表現(xiàn)為“1”或“0”。所述器件可用圖2B所示條件進(jìn)行擦除。如圖所示，把要擦除單元的控制柵置于不小于-9.0伏的低電位，最好是-6.5伏，P阱24和N阱22取不大于+8.0伏的正電位，但最好是+6.5伏。阱上的正電位與控制柵上的負(fù)電位耦合，使浮柵上的電子受吸引而穿過柵氧化層返回到襯底，從而對(duì)器件進(jìn)行擦除。還要注意的是，只需給圖2B所示器件上加比圖1B所示器件低很多的電位即可。下面的表1綜合了圖2A和2B所示三阱單元的讀出、擦除和編程的條件。還示出了程序驗(yàn)證、擦除-2和編程-2模式。這些將在以后說明，然而，實(shí)際上擦除-2和編程-2為源側(cè)擦除和編程，而上述討論的擦除和編程為溝道擦除和編程。典型工作電位(伏)表1</tables>注意上表中，括號(hào)中所示為優(yōu)選條件。在本發(fā)明的另一優(yōu)選實(shí)施例中，在給柵或P阱兩者的任一個(gè)或這兩者上加斜坡電壓或階梯電壓進(jìn)行擦期間，浮柵29和P阱30間維持恒定電場(chǎng)。例如，P阱電壓可以是+3～+7伏的斜坡電壓或階梯電壓，和/或柵上電壓為-5～-9伏的斜坡電壓。這種技術(shù)有利于在進(jìn)行較快擦除的同時(shí)對(duì)要擦除位進(jìn)行慢擦除。這有助于擦除時(shí)間分布的緊湊，同時(shí)可以減小誘生漏電流造成的擦除應(yīng)力。還有利于消除對(duì)擦除驗(yàn)證操作的需求。這里稱作“擦除-2”的附加擦除操作可以進(jìn)行用P阱電壓的源邊緣擦除，以抑制帶-帶隧穿電流。還可以減少窗關(guān)閉。這種擦除可減少擦除期間的功耗，通過減少在源-柵區(qū)的邊緣產(chǎn)生的熱空穴可以增強(qiáng)器件的耐久性。類似的編程操作稱之謂“編程-2”。圖3-31展示的是根據(jù)本發(fā)明的制造快速存儲(chǔ)單元方法的優(yōu)選實(shí)施例。為了充分展示本發(fā)明，下面將討論示于各附圖中的方法，該方法涉及五種不同類型晶體管的形成。圖3的整個(gè)上部及后面的附圖示出了用本發(fā)明的方法形成的不同類型的晶體管。特別是，本發(fā)明的方法可以一起制造快速存儲(chǔ)單元及P溝道和N溝道外圍CMOS電路。自然，在實(shí)現(xiàn)特殊快速存儲(chǔ)器產(chǎn)品時(shí)，可以不要P和N溝道晶體管，但圖中示出了互補(bǔ)方式的兩種晶體管。如圖3的整個(gè)上部所示，圖3-31每幅圖的左邊部分皆示出了形成薄氧化層N溝道晶體管的必要步驟。諸如此類的N溝道晶體管將在+5伏電壓下工作。直接鄰接薄氧化層N溝道晶體管制造方法的是厚氧化層N溝道器件的制造方法。厚氧化層N溝道器件將用于較高電壓應(yīng)用的外圍電路。例如，這種器件一般要支持將要加高達(dá)+9伏電位的編程和擦除模式。每幅圖的中間部分，示出的是形成快速存儲(chǔ)單元的方法。如上所述，這種快速存儲(chǔ)單元形成于三阱結(jié)構(gòu)中，三阱結(jié)構(gòu)是N進(jìn)形成于P襯底中，存儲(chǔ)單元形成于全部位于N阱內(nèi)的P阱中。自然，如果需要，但在圖中未示出剖面圖，也可以在P阱中形成N溝道器件。這些N溝道器件不象存儲(chǔ)單元那樣，它們中不含浮柵。圖中直接鄰接存儲(chǔ)單元的是形成薄氧化層P溝道晶體管的方法。這種器件將用于耐受例如高至約+5伏的較低電位的外圍電路中。圖中與它們鄰接的是形成厚氧化層P溝道晶體管的方法。這些晶體管在比鄰近它們形成的較薄氧化層P溝道器件的工作電位要高。和厚氧化層N溝道器件一樣，厚氧化層P溝道器件用于產(chǎn)生和分配高電位的電路，所述電位即快速存儲(chǔ)單元編程和擦除所需電位。圖3中，P型硅襯底的電阻率最好為8-10歐姆厘米、晶向最好為&lt;100&gt;。用常規(guī)工藝，氧化襯底，形成薄二氧化硅層31。在二氧化硅31上表面上形成掩模32，最好是光刻膠。用熟知技術(shù)對(duì)掩模進(jìn)行曝光，并顯影，除去要形成N阱22(見圖2A)處的掩模。然后，再用熟知技術(shù)，向硅襯底表面注入N型雜質(zhì)，如磷，摻雜N阱。注入最好是在能量為2.2mev、雜質(zhì)濃度為6E12cm-2的條件下進(jìn)行。注入的結(jié)果是，呈現(xiàn)圖3所示結(jié)構(gòu)。圖3已用標(biāo)記標(biāo)示出通常將要形成外圍電路晶體管和存儲(chǔ)單元(快速)的位置。在多數(shù)集成電路中，表面的主要部分由存儲(chǔ)單元構(gòu)成。接下來，如圖4所示，除去光刻膠32，進(jìn)行退火工藝以再擴(kuò)散N阱摻雜劑，生成N阱40。在集成電路上表面上形成新的光刻膠層41，然后曝光并顯影，暴露出將要P阱的區(qū)域。進(jìn)行P阱注入，例如用硼或其它P型雜質(zhì)，在濃度為1.5E13cm-2和能量為100kev的條件進(jìn)行注入。N阱將包圍著芯片的存儲(chǔ)單元區(qū)。它可以根據(jù)要求包圍幾個(gè)或存儲(chǔ)單元許多，其它N阱中形成有其它存儲(chǔ)單元組。使用N阱可以進(jìn)行小塊擦除，例如，單字線，擦除塊大小的選擇可以是任意的。這是由于三阱工藝只需用比現(xiàn)有技術(shù)的源側(cè)擦除低的電位。現(xiàn)有技術(shù)器件中，擦除塊的大小是由電流限度確定的。要求大譯碼晶體管耐受所用高功率，這些占用了過大的芯片面積。本發(fā)明中，利用N阱則無需大譯碼晶體管，并能同時(shí)進(jìn)行任意單元組的擦除。如上所述，另外，由于利用溝道擦除，因而擦除可以更均勻。圖4示出了注入P型雜質(zhì)后的結(jié)構(gòu)。除去光刻膠41，如圖5所示，利用熱退火工藝，再擴(kuò)散P阱摻雜劑。例如利用酸浸漬或等離子腐蝕工藝，剝離上表面上所有二氧化硅層。然后，例如用熱氧化工藝，在集成電路的整個(gè)上表面上形成厚為200埃的新二氧化硅層51。利用如化學(xué)汽相淀積等熟知技術(shù)，在二氧化硅層51的上表面上，形成最好厚約400埃的多晶硅層53。多晶硅層53的作用是用作應(yīng)力釋放層。再用化學(xué)汽相淀積技術(shù)，在多晶硅層53上淀積氮化硅層54，一般厚約為2000埃。在氮化硅54上淀積另一光刻膠層55。然后，再利用熟知技術(shù)進(jìn)行曝光和顯影。除去將形成場(chǎng)氧化區(qū)處的光刻膠。然后，進(jìn)行等離子或反應(yīng)離子腐蝕，除去光刻膠島55之間暴露的氮化硅區(qū)54。這種腐蝕是現(xiàn)有技術(shù)中常見的。處于該工藝階段的結(jié)構(gòu)見圖5。下面將結(jié)合圖6說明該方法的下一步驟。如圖所示，除去結(jié)構(gòu)上表面上的光刻膠，在通常的高溫下進(jìn)行氧化，生成場(chǎng)氧化區(qū)61，圖中記作FOX。場(chǎng)氧化區(qū)61的作用是電隔離集成電路各部分。在優(yōu)選實(shí)施例中，場(chǎng)氧化層厚0.5微米，是在1150℃溫度下加熱襯底300分鐘形成的。場(chǎng)氧化區(qū)61也是現(xiàn)有技術(shù)常見的。形成場(chǎng)氧化區(qū)后，例如浸漬于熱H2PO4溶液(磷酸)，將結(jié)構(gòu)表面上的氮化層剝離。然后除去底下的多晶硅及多晶硅底下的二氧化硅51。最好通過加熱硅在結(jié)構(gòu)的整個(gè)上表面上形成新二氧化硅層63。因?yàn)樵搶右院髮⒈怀ィ匝趸瘜?3被稱作犧牲層。形成犧牲氧化層63后的結(jié)構(gòu)示于圖6中。接下來在結(jié)構(gòu)的整個(gè)表面上形成光刻膠層71，然后曝光并顯影，暴露出將要進(jìn)行場(chǎng)注入的區(qū)域。場(chǎng)注入將對(duì)P型區(qū)進(jìn)行。這種N溝道場(chǎng)注入是對(duì)以后將要在此形成N溝道器件的區(qū)域進(jìn)行的深注入，見圖7。N溝道注入最好在能量為165kev、硼雜質(zhì)濃度為5E12cm-2的條件下進(jìn)行。圖8示出了該方法的下一步驟。如圖所示，再利用熟知光刻技術(shù)，在集成電路表面的整個(gè)所要求區(qū)域，形成新光刻膠層81。至少除去以后將形成存儲(chǔ)單元的區(qū)域的光刻膠，然后在這些區(qū)域進(jìn)行調(diào)節(jié)閾值電壓的注入。如圖9所示，形成新掩模83，并進(jìn)行調(diào)節(jié)那些外圍晶體管的P溝道閾值電壓注入。然后除去光刻膠，接著進(jìn)行腐蝕，除去集成電路暴露部分表面的犧牲氧化層。如圖10所示，在所得結(jié)構(gòu)上形成新二氧化硅層92。該新二氧化硅層為外圍電路的厚氧化層P和N溝道晶體管提供厚柵氧化層。如圖11所示，形成新光刻膠掩模94，暴露出將要進(jìn)行存儲(chǔ)單元閾值電壓注入的那些區(qū)域96。該單元注入在劑量為3E13cm-2及能量為40kev的條件下引入最好是硼的P型雜質(zhì)。單元注入后，利用同一掩模94除去厚柵氧化層92。然后用熟知技術(shù)，腐蝕暴露的二氧化硅(見圖12)，并形成新柵氧化層98。這層新柵氧化層98為存儲(chǔ)單元的編程和擦除期間的電子隧穿提供隧道氧化層。最好是，隧道氧化層98厚為85埃，在蒸汽中加熱到850℃，持續(xù)45分鐘，并在N2氣中900℃退火30分鐘，由此得到該氧化層。在形成氧化層98后，例如利用化學(xué)汽相淀積，在結(jié)構(gòu)的整個(gè)表面上淀積多晶硅層95，形成的層厚為約1000埃。然后在該層中摻雜磷，使之導(dǎo)電。多晶硅層95為存儲(chǔ)單元提供浮柵，為外圍電路的晶體管提供控制柵。如圖14所示，在整個(gè)結(jié)構(gòu)上形成最好為光刻膠的另一掩模99，掩蔽將要保留在結(jié)構(gòu)上的那部分所需多晶硅區(qū)95。例如利用熟知的等離子腐蝕或各向異性腐蝕工藝，腐蝕掉結(jié)構(gòu)表面上由此暴露出的多晶硅95。腐蝕完成后，所得結(jié)構(gòu)見圖14所示。圖15示出了該制造方法的下一步驟。剝離光刻膠層99，然后依次淀積二氧化硅、氮化硅和二氧化硅，生成“ONO”夾心復(fù)合絕緣層102，該層位于形成多晶硅層95的那些區(qū)域的多晶硅95上，及電路的其它區(qū)域中的厚柵氧化層92上。ONO層的淀積最好用化學(xué)汽相淀積，但也可以用其它熟知技術(shù)。最好是，ONO層包括厚50埃的下層二氧化硅、厚60埃的中間氮化硅、和厚50埃的上層二氧化硅。形成ONO層后，淀積并確定掩蔽層107，用以保護(hù)將保留多晶硅層95的區(qū)域。在形成掩模107后，如圖16所示，用常規(guī)腐蝕工藝除去ONO夾層結(jié)構(gòu)的暴露區(qū)。該步驟除去了ONO復(fù)合層，還除去了暴露區(qū)的厚柵氧化層92。然后剝離光刻膠。形成新柵氧化層128。該新柵氧化層較薄(約110埃)，該層形成于將要形成低功率P和N溝道晶體管的區(qū)域。然后，如圖17所示，在所得結(jié)構(gòu)的整個(gè)表面上淀積第二多晶硅層132。最好是，用常規(guī)化學(xué)汽相淀積技術(shù)淀積1000埃厚的多晶硅層132。淀積多晶硅132后，利用POCl3工藝進(jìn)行磷摻雜。該“poly2”層將用作電路的互連。該第二多晶硅層可用于與電路外圍區(qū)的第一多晶硅的互連。還可以用作電容器或用于存儲(chǔ)單元中的其它連接。然后形成掩模135，選擇地保護(hù)第二多晶硅。如圖18所示，然后，腐蝕第二多晶硅132，除去結(jié)構(gòu)上不需要區(qū)域的多晶硅。再在多晶硅132的整個(gè)上表面上淀積硅化鎢層133。在硅化鎢133的上表面上淀積抗反射敷層(未示出)，通過使硅化鎢上表面的反射最小，能夠更精確掩蔽裕度。最后，在結(jié)構(gòu)的整個(gè)上表面上形成掩模139，進(jìn)一步確定將要保留第二多晶硅層的那部分襯底區(qū)。在示于該圖的剖面中，這些區(qū)是那些要形成柵電極的區(qū)。利用掩模139腐蝕第二多晶硅層132。然后形成新的掩模140(見圖19)，以保護(hù)結(jié)構(gòu)的某些部分，確定poly1層95中的控制柵和浮柵(見圖19)。如圖20所示，然后再利用常規(guī)工藝技術(shù)腐蝕第二多晶硅層132。腐蝕第二多晶硅層132后，用多晶硅層132作掩模，除去ONO夾層的暴露區(qū)。該ONO夾層用作腐蝕第一多晶硅層95的掩模。以此方式，形成存儲(chǔ)單元柵。腐蝕后，再加熱所得結(jié)構(gòu)，又在由此暴露的硅區(qū)上形成氧化保護(hù)層。注意，存儲(chǔ)單元晶體管含浮柵和控制柵，而用于外圍電路的其它晶體管則不是這樣。圖21示出了該制造方法的下一步驟。在所得結(jié)構(gòu)的整個(gè)表面上形成掩模161，以保護(hù)除存儲(chǔ)單元晶體管的源區(qū)以外的區(qū)域。然后進(jìn)行雙注入，第一N型雜質(zhì)注入的條件是較低的劑量3E14cm-2，能量為50kev。第一注入后進(jìn)行較高濃度的第二注入。這些注入確定了存儲(chǔ)單元的雙擴(kuò)散源區(qū)的濃度。如圖22所示，除去所有光刻膠，形成只暴露出存儲(chǔ)單元的漏區(qū)的新掩模171。再次進(jìn)行注入，這次在3.5E15cm-2的濃度和50kev的能量下進(jìn)行砷注入。圖22示出了注入后的漏區(qū)。圖23示出了通過掩模175的類似的注入，該注入用于形成其它晶體管的源和漏區(qū)。除去光刻膠，接著加熱所得結(jié)構(gòu)到900℃，并持續(xù)25分鐘，對(duì)源和漏注入退火。結(jié)果形成源和漏區(qū)181和182。退火工藝還在多晶硅上形成了二氧化硅層184。利用掩蔽腐蝕除去該層的多半。在所有氧化層全部除去前停止腐蝕，在多晶硅柵的側(cè)壁上留下間隔區(qū)184。由此可以形成輕摻雜漏結(jié)構(gòu)。然后形成新掩模175，暴露出外圍電路的要更重?fù)诫s的源漏區(qū)，再進(jìn)行劑量為3.5E15cm-2的注入，如圖23所示。如圖26所示，退火后，在所得結(jié)構(gòu)的整個(gè)上表面上淀積二氧化硅層，然后淀積BPSG層(硼磷硅玻璃)186。加熱所得結(jié)構(gòu)，對(duì)BPSG186進(jìn)行常規(guī)的平面化。在BPSG的整個(gè)上表面上形成掩模，并腐蝕PBSG以確定結(jié)構(gòu)表面及其它區(qū)的接觸的位置，如圖27所示。圖28中，在BPSG層186的開口中淀積勢(shì)壘金屬，例如鈦/氮化鈦，然后淀積要求的第一金屬化層。第一金屬層最好是鋁。在鋁的上表面上淀氮化鈦層，用作抗反射敷層。然后掩蔽第一金屬層，并進(jìn)行腐蝕，再剝離光刻膠。留下的金屬接觸188示于圖28。利用化學(xué)汽相淀技術(shù)，在BPSG層186和金屬接觸188的整個(gè)上表面上淀積層間氧化層，例如氧化硅材料。IMO層211示于圖29。在IMO層上，淀積旋涂玻璃敷層212，并在其上表面上淀積另一中間氧化層214。層211最好厚約1000埃，而層214厚約2000埃。然后在第二層間氧化物的整個(gè)上表面上形成掩模(未示出)。對(duì)掩模進(jìn)行曝光，并顯影，生成腐蝕層212和214的開口。然后最好用等離子腐蝕這些層，形成第一金屬層的通道217的開口。除去光刻膠，所得結(jié)構(gòu)見圖21。如圖30所示，在芯片的整個(gè)上表面上淀積另一金屬層，例如鋁，填充通道開口217，并用作第二金屬層。在其上表面上淀積抗反射氮化鈦敷層，然后掩蔽第二金屬層，并進(jìn)行腐蝕，剝離光刻膠，生成圖30所示結(jié)構(gòu)。圖31示出了在第二金屬層221的上表面上附加了鈍化層232后的已完成結(jié)構(gòu)。掩蔽該鈍化層，并進(jìn)行腐蝕，剝離光刻膠，然后在氮?dú)庵型嘶?，以生成晶片中完成的集成電路。該步驟后，利用熟知的半導(dǎo)體制造方法，測(cè)試所得產(chǎn)品，并置于管殼中，與管殼互連，然后進(jìn)行密封。上面已對(duì)本發(fā)明的快速存儲(chǔ)器單元及其制造方法做了說明。盡管提供了一些具體時(shí)間、溫度和其它工藝細(xì)節(jié)，但很顯然，本領(lǐng)域的普通技術(shù)人員可以根據(jù)該方法和結(jié)構(gòu)做出許多變化，這一切皆脫不出本發(fā)明的范圍。本發(fā)明的范圍在所附的權(quán)利要求書中做了限定。權(quán)利要求1.一種存儲(chǔ)單元結(jié)構(gòu)，該結(jié)構(gòu)包括具有一表面的第一導(dǎo)電類型半導(dǎo)體襯底；位于襯底中鄰接所述表面的第一阱區(qū)，該第一阱區(qū)為與第一導(dǎo)電類型相反的第二導(dǎo)電類型；位于第一阱區(qū)中鄰接所述表面的第二阱區(qū)，第二阱區(qū)為第一導(dǎo)電類型；鄰接所述表面形成的浮柵晶體管，該晶體管包括位于所述表面上且與之電隔離的浮柵；位于浮柵和源區(qū)上且與之電隔離的控制柵；位于第二阱區(qū)的源區(qū)，該源區(qū)為第二導(dǎo)電類型；位于第二阱區(qū)的漏區(qū)，該漏區(qū)為第二導(dǎo)電類型，源和漏鄰近浮柵的周界區(qū)，但借助浮柵使其彼此隔開；位于第一阱區(qū)且與第二阱區(qū)隔開的第一接觸區(qū)，該第一接觸區(qū)是第二導(dǎo)電類型的，但比第一阱區(qū)導(dǎo)電性更好；及位于第二阱區(qū)且與源區(qū)和漏區(qū)隔開的第二接觸區(qū)，該第二接觸區(qū)為第一導(dǎo)電類型的，但比第二阱區(qū)導(dǎo)電性更好。2.根據(jù)權(quán)利要求1的存儲(chǔ)單元結(jié)構(gòu)，其特征在于，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。3.根據(jù)權(quán)利要求1的存儲(chǔ)單元結(jié)構(gòu)，其特征在于，每個(gè)浮柵和控制柵皆含多晶硅。4.根據(jù)權(quán)利要求3的存儲(chǔ)單元結(jié)構(gòu)，其特征在于，浮柵與襯底和控制柵借助二氧化硅電隔離。5.根據(jù)權(quán)利要求4的存儲(chǔ)單元結(jié)構(gòu)，其特征在于，每個(gè)第一和第二接觸區(qū)皆包含多晶硅。6.根據(jù)權(quán)利要求1的存儲(chǔ)單元結(jié)構(gòu)，其特征在于，位于襯底中的第一阱區(qū)包圍著多個(gè)存儲(chǔ)單元。7.根據(jù)權(quán)利要求6的存儲(chǔ)單元結(jié)構(gòu)，其特征在于，位于襯底中的第一阱區(qū)包著多個(gè)附加存儲(chǔ)單元，它們皆可以在一次操作中進(jìn)行擦除。8.在一種集成電路中有多個(gè)存儲(chǔ)單元，該集成電路形成在第一導(dǎo)電類型的普通半導(dǎo)體襯底上，所述襯底包括第二導(dǎo)電類型的第一阱區(qū)，第二導(dǎo)電類型與第一導(dǎo)電類型相反；位于第一阱區(qū)內(nèi)的第二阱區(qū)，第二阱區(qū)為第一導(dǎo)電類型；含浮柵晶體管的存儲(chǔ)單元，所述浮柵晶體管有控制柵、浮柵、源和漏；數(shù)個(gè)附加晶體管，至少某些有置于第一較薄電介質(zhì)層上的柵極，某些具有置于第二較厚電介質(zhì)層上的柵極。9.根據(jù)權(quán)利要求8的集成電路結(jié)構(gòu)，其特征在于，數(shù)個(gè)附加晶體管中至少某些有第一導(dǎo)電類型的源和漏。10.根據(jù)權(quán)利要求8的集成電路結(jié)構(gòu)，其特征在于，數(shù)個(gè)附加晶體管中至少某些有第二導(dǎo)電類型的源和漏。11.權(quán)利要求7的集成電路結(jié)構(gòu)，其特征在于，數(shù)個(gè)附加晶體管中至少某些有第一導(dǎo)電類型的源和漏，數(shù)個(gè)附加晶體管中至少某些有第二導(dǎo)電類型的源和漏。12.一種集成電路結(jié)構(gòu)，該結(jié)構(gòu)包括具有一表面的第一導(dǎo)電類型半導(dǎo)體襯底；位于襯底中鄰接所述表面的第一阱區(qū)，該阱區(qū)為與第一導(dǎo)電類型相反的第二導(dǎo)電類型；位于第一阱區(qū)中鄰接所述表面的第二阱區(qū)，第二阱區(qū)為第一導(dǎo)電類型；鄰接所述表面形成的浮柵晶體管，該晶體管包括位于第二阱區(qū)內(nèi)的浮柵、控制柵、源和漏區(qū)；浮柵、控制柵、源區(qū)、漏區(qū)、第一阱區(qū)和第二阱為電接觸的。13.根據(jù)權(quán)利要求12的集成電路結(jié)構(gòu)，還包括數(shù)個(gè)附加晶體管，其中至少某些有置于第一較薄電介質(zhì)層上的柵極，某些具有置于第二較厚電介質(zhì)層上的柵極。14.根據(jù)權(quán)利要求13的集成電路結(jié)構(gòu)，其特征在于，數(shù)個(gè)附加晶體管中至少某些有第一導(dǎo)電類型的源和漏。15.根據(jù)權(quán)利要求13的集成電路結(jié)構(gòu)，其特征在于，數(shù)個(gè)附加晶體管中至少某些有第二導(dǎo)電類型的源和漏。16.根據(jù)權(quán)利要求13的集成電路結(jié)構(gòu)，其特征在于，數(shù)個(gè)附加晶體管中至少某些有第一導(dǎo)電類型的源和漏，數(shù)個(gè)附加晶體管中至少某些有第二導(dǎo)電類型的源和漏。17.一種制造集成電路存儲(chǔ)器的方法，該方法包括以下步驟在具有一表面的第一導(dǎo)電類型半導(dǎo)體襯底中形成第二導(dǎo)電類型的第一阱區(qū)，第二導(dǎo)電類型與第一導(dǎo)電類型相反，第一阱區(qū)有周界；在第一阱區(qū)的周界內(nèi)鄰接所述表面形成第二阱區(qū)，第二阱區(qū)為第一導(dǎo)電類型；還在第一阱區(qū)周界內(nèi)形成與第二阱區(qū)隔開的第一接觸區(qū)，第一接觸區(qū)為第二導(dǎo)電類型，且比第一阱區(qū)導(dǎo)電性更好；在襯底所述表面上形成第一絕緣層；在第一絕緣層上淀積第一導(dǎo)電層，用于提供置于襯底所述表面上且與之電隔離的浮柵；在第一導(dǎo)電層表面上形成第二絕緣層；在第二絕緣層上淀積第二導(dǎo)電層，用于提供置于浮柵上且與之電隔離的控制柵；及至少用控制柵作掩模，在第二阱區(qū)摻入雜質(zhì)，形成置于第二阱區(qū)內(nèi)的源區(qū)、漏區(qū)和第二接觸區(qū)，源區(qū)和漏區(qū)相互間隔開，源區(qū)、漏區(qū)和第二接觸區(qū)為第一導(dǎo)電類型，且導(dǎo)電性比第二阱區(qū)更好。18.一種制造集成電路存儲(chǔ)器的方法，該方法包括以下步驟在具有一表面的第一導(dǎo)電類型半導(dǎo)體襯底中形成第二導(dǎo)電類型的第一阱區(qū)，第二導(dǎo)電類型與第一導(dǎo)電類型相反，第一阱區(qū)有周界；在第一阱區(qū)的周界內(nèi)鄰接所述表面形成第二阱區(qū)，第二阱區(qū)為第一導(dǎo)電類型；還在第一阱區(qū)周界內(nèi)形成與第二阱區(qū)隔開的第一接觸區(qū)，第一接觸區(qū)為第二導(dǎo)電類型，且比第一阱區(qū)導(dǎo)電性更好；在襯底表面上形成第一絕緣層；在第一絕緣層上淀積第一導(dǎo)電層，用于提供置于襯底表面上且與之電隔離的浮柵；在第一導(dǎo)電層表面上形成第二絕緣層；在第二絕緣層上淀積第二導(dǎo)電層，用于提供置于浮柵上且與之電隔離的控制柵；及提供第一阱區(qū)外的區(qū)域中的第一和第二導(dǎo)電層間的互連。19.一種制造集成電路存儲(chǔ)器的方法，該方法包括以下步驟在具有一表面的第一導(dǎo)電類型半導(dǎo)體襯底中形成第二導(dǎo)電類型的第一阱區(qū)，第二導(dǎo)電類型與第一導(dǎo)電類型相反，第一阱區(qū)有周界；在第一阱區(qū)的周界內(nèi)鄰接所述表面形成第二阱區(qū)，第二阱區(qū)為第一導(dǎo)電類型；還在第一阱區(qū)周界內(nèi)形成與第二阱區(qū)隔開的第一接觸區(qū)，第一接觸區(qū)為第二導(dǎo)電類型，且比第一阱區(qū)導(dǎo)電性更好；在襯底表面上形成第一絕緣層；在第一絕緣層上淀積第一導(dǎo)電層，用于提供置于襯底表面上且與之電隔離的浮柵；在第一導(dǎo)電層表面上形成第二絕緣層；在第二絕緣層上淀積第二導(dǎo)電層，用于提供置于浮柵上且與之電隔離的控制柵；及在第一阱區(qū)外的襯底表面上提供第二絕緣層，第二絕緣層的厚度不同于第一絕緣層。20.一種電可編程存儲(chǔ)單元編程的方法，存儲(chǔ)單元包括形成于半導(dǎo)體材料區(qū)中的晶體管，所述晶體管有源區(qū)、漏區(qū)、浮柵和控制柵，該方法包括以下步驟把控制柵電位升至不大于9.0伏的第一選定電位；把漏電位升至不大于5.0伏；使源區(qū)與地電位耦合；及把半導(dǎo)體材料區(qū)置于低于地電位。21.一種電可編程存儲(chǔ)單元編程的方法，存儲(chǔ)單元包括形成于半導(dǎo)體材料區(qū)中的晶體管，所述晶體管有源區(qū)、漏區(qū)、浮柵和控制柵，該方法包括以下步驟把控制柵電位升至不大于5.0伏的第一選定電位；把漏電位升至不大于1.0伏；使源區(qū)與地電位耦合；及把半導(dǎo)體材料區(qū)置于低于地電位。22.一種電擦除可編程存儲(chǔ)單元的方法，存儲(chǔ)單元包括形成于半導(dǎo)體材料區(qū)中的晶體管，所述晶體管有源區(qū)、漏區(qū)、浮柵和控制柵，該方法包括以下步驟把控制柵電位降至不低于-9.0伏的第一選定電位；將源和漏區(qū)與任何電壓源斷開；及把半導(dǎo)體材料區(qū)置于不大于8.0伏的電位。23.一種電擦除可編程存儲(chǔ)單元的方法，存儲(chǔ)單元包括形成于半導(dǎo)體材料區(qū)中的晶體管，所述晶體管有源區(qū)、漏區(qū)、浮柵和控制柵，該方法包括以下步驟把控制柵降至不低于-9.5伏的第一選定電位；將漏區(qū)與任何電壓源斷開；把源區(qū)電位升至不大于6.5伏；及把半導(dǎo)體材料區(qū)置于不大于6.0伏的電位。全文摘要本發(fā)明說明了一種快速存儲(chǔ)單元結(jié)構(gòu),其中形成有三阱,存儲(chǔ)單元位于P阱中,而P阱又位于P型襯底中的N阱中。該結(jié)構(gòu)使得這種存儲(chǔ)器可以在比現(xiàn)有技術(shù)器件低的工作電位下工作。還說明了制造該快速存儲(chǔ)單元的方法。文檔編號(hào)H01L27/10GK1177211SQ97112158公開日1998年3月25日申請(qǐng)日期1997年5月30日優(yōu)先權(quán)日1996年5月30日發(fā)明者王新雅,楊介成,關(guān)明生,崔壹鉉申請(qǐng)人:現(xiàn)代電子美國公司