專利名稱：薄膜半導體集成電路的制作方法
技術領域：
本發(fā)明涉及防止N-溝道型薄膜晶體管(TFT)惡化的高可靠性薄膜半導體集成電路。
如圖4所示，連接P-溝道型薄膜晶體管(TFT)401的漏電極與N-溝道型TFT402的漏電極構成“非”門電路。在這種狀態(tài)下，大電流流入N-溝道型TFT402的漏電極。
如圖5所示，若N-溝道型TFT402的漏電壓高，N-溝道型TFT402的柵電極中的電子被俘獲到鄰近漏區(qū)的作為絕緣膜的氧化膜中，因而，在漏區(qū)與溝道形成區(qū)之間的界面部分中形成弱P-型區(qū)。這防止了N-溝道型TFT402中的漏電流。因而，要求VDS比正常情況要增大，如圖6所示，而且，N-溝道型TFT402的溝道形成區(qū)的厚度增大。以減小弱P-型區(qū)的影響。
結(jié)果，與P-溝道型TFT相比，N-溝道型TFT的特性容易變化和惡化。因此，特性惡化降低了薄膜半導體集成電路的可靠性。在其它基本電路，例如與非門(NAND)電路中，這是相同的。即，與“非”門電路類似，接地的N-溝道型TFT容易惡化。
如上所述，當漏電壓高時，漏區(qū)周圍產(chǎn)生強電場(有高強度)，因而，在溝道形成區(qū)內(nèi)形成弱P-型區(qū)。從而防止了漏電流。因此，與P-溝道TF1比，N-溝道型TFT的特性容易惡化。
本發(fā)明的目的是解決上述問題。
如
圖1A所示，用薄膜晶體管(TFT)構成“非”門電路，在P-溝道型TFT101和N-溝道型TFT103之間設置傳輸門電路102。因而，傳輸門電路102產(chǎn)生電壓降，N-溝道型TFT103的漏區(qū)附近的電場減弱，以防止特性惡化。
如圖3A所示，在用TFT構成的“非”門電路中，在P-溝道型TFT301和N-溝道型TFT302之間設置了N-溝道型TFT303和P-溝道型TFT304，因而，N-溝道型TFT303和P-溝道型TFT304產(chǎn)生電壓降N-溝道型TFT302的漏區(qū)附近的電場減弱，以防止特性惡化。
而且，如圖3C所示，在TFT構成的“非”門電路中，在P-溝道型TFT301和N-溝道型TFT302之間設置N-溝道型TFT306，因而，N-溝道型TFT306產(chǎn)生電壓降，N-溝道型TFT302的漏區(qū)附近的電場減弱，以防止特性惡化。
此外，如圖2A所示，當用TFT構成的NAND電路中的N-溝道型TFT203的源電極接地時，N-溝道型203的漏電極與N-溝道型TFT204和P-溝道型TFT205連接產(chǎn)生電壓降，接地的N-溝道型TFT203的漏區(qū)附近的電場減弱，以防止特性惡化。
圖1A至1D和圖2A至2D示出了按本發(fā)明的實施例的薄膜半導體集成電路中，由薄膜晶體管(TFT)構成的包括傳輸門電路的“非”門電路；圖3A和3C示出了用按本發(fā)明的另一實施例的薄膜半導體集成電路中的N-溝道型TFT或P-溝道型TFT構成的“非”門電路；圖4示出了常規(guī)薄膜半導體集成電路中的“非”門電路；圖5展示了常規(guī)薄膜半導體集成電路中的N-溝道型TFT的溝道惡化情況；
圖6展示了常規(guī)薄膜半導體集成電路中，N-溝道型TFT的溝道惡化情況下的VDS-ID特性；圖7A至7D和圖8A至8D示出了用按本發(fā)明的另一實施例的薄膜半導體集成電路中的N-溝道型TFT或P-溝道型TFT構成的NAND電路；圖9示出了用按本發(fā)明的另一實施例的薄膜半導體集成電路中的N-溝道型TFT構成的NAND電路；和圖10示出了按另一實施例的薄膜半導體集成電路中的TFT構成的包括傳輸門電路的“非”門電路的布圖。
實施例1圖1A所示的“非”門電路中、傳輸門電路102與輸入端連接，并被設置在P-溝道型薄膜晶體管(TFT)101和N-溝道型TFT103之間。傳輸門電路102是與輸入信號電平無關的開關電路。而且，由于產(chǎn)生電壓降，N-溝道型TFT103的漏區(qū)附近的電場減弱。結(jié)果，可防止N-溝道型TFT103的特性惡化。可設置多個傳輸門電路。
圖10的實施例布圖中，與柵電極連接的布局(布線)有交叉形。晶體管跨接在交叉形的柵電極和布線上。
布線1是供給漏電壓的漏布線，布線2是供給地電壓的接地布線。柵電極和布線有四部分，即，輸入布線3，第一柵電極和布線4，第二柵電極和布線5，第三柵電極和布線6。柵電極和布線4和6用相同的第一直線構成，輸入布線3和柵電極和布線5用相同的第二直線構成。第一直線幾乎垂直于第二直線。
N-型半導體區(qū)7是跨在第一柵電極和布線4上形成的，以構成N-溝道型TFT103。同樣，P-型半導體區(qū)10是跨在第三柵電極和布線6上形成的，以構成P-溝道型TFT101。N-型半導體區(qū)8和P-型半導體區(qū)9是跨在第二柵電極和布線5上形成的，以構成N-溝道型和P-溝道型TFT。即，傳輸門電路102。
N-型半導體區(qū)7中的一個與接地布線2連接，P-型半導體區(qū)10中的一個與漏布線連接。按幾乎與第二柵電極和布線5平行的方向形成布線11和12。布線11連接N-型半導體區(qū)7和P-型半導體區(qū)9。布線12連接P-型半導體區(qū)9和10和N-型半導體區(qū)8。從而線13延伸輸出布線13。
圖10中，形成P-型半導體區(qū)9。圖3C展示沒有形成P-型半導體區(qū)9的情況。圖3A和3B是圖3C的改型?；窘Y(jié)構是圖10中未設置P-型半導體9的結(jié)構。
實施例2在用TFT構成的“非”門電路中，如圖1B所示，在傳輸門電路102與N-溝道型TFT103之間設置N-溝道型TFT104，“非”門電路的輸入信號加給N-溝道型TFT104。由于圖1B表示電路的電壓降大于圖1A表示電路的電壓降，源電極接地的N-溝道型TFT103的漏區(qū)附近的電場再次減弱，因而，能防止特性惡化?？梢栽O置多個N-溝道型TFT。
在該實施例中，由于把N-溝型TFT104加到圖1A中的電路，該實施例是以圖10的結(jié)構為基礎。
實施例3用TFT構成的“非”門電路中，如圖1C所示，處于ON態(tài)中的N-溝道型TFT105設置在圖1A的傳輸門路102與N-溝道型TFT103之間。由于圖1C的電路引起的電壓降大于圖1A的電路引起的電壓降，源電極接地的N-溝道型TFT的漏區(qū)附近的電場進一步減弱?？梢栽O置多個N-溝道型TFT。
實施例中，由于圖1A的電路加了N-溝道型TFT105，實施例是以圖10的結(jié)構為基礎。
實施例4用TFT構成的“非”門電路中，如圖1D所示。處于ON狀態(tài)中的P-溝道型TFT106設置在圖1A的傳輸門電路102與N-溝道型TFT103之間。由于圖1D的電路引起的電壓降大于圖1A的電路引起的電壓降，源電極接地的N-溝道型TFT103的漏區(qū)附近的電場進一步減弱，因此，可防止特性惡化?？稍O置多個P-溝道型TFI。
實施例中，由于P-溝道型TFT106加到圖1A的電路上，該實施例以圖10的結(jié)構為基礎。
實施例5用TFT構成的“非”門電路中，如圖2A所示，處于ON狀態(tài)的P-溝道型TFT205設置在圖1B的“非”門電路的N-溝道型TFT103，104(203和204)之間。由于設置的P-溝道型TFT產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT23的特性惡化?？稍O置多個P-溝道型TFT。
本實施例中，由于N-溝道型TFT204和P-溝道型TFT205加到圖1A的電路上，本實施例以圖10的結(jié)構為基礎。
實施例6用TFT構成的“非”門電路中，如圖2B所示，處于ON狀態(tài)的P-溝道型TFT205設置在圖1C的“非”門電路中的N-溝道型TFT103和105(203和206)之間。由于設置的P-溝道型TFT產(chǎn)生電壓降可防止源電極接地的N-溝道型TFT203的特性惡化。能設置多個P-溝道型TFT。
本實施例中，由于N-溝道型TFT206和P-溝道型TFT205加到圖1A的電路上，本實施例以圖10的結(jié)構為基礎。
實施例7用TFT構成的“非”門電路中，如圖2C所示，加有給“非”門電路的輸入信號的N-溝道型TFT208設置在圖1D的“非”門電路中的P-溝道型TFT106(207)與N-溝道型TFT103(203)之間。由于，設置的N-溝道型TFT產(chǎn)生電壓降?？煞乐乖措姌O接地的N-溝道型TFT203的特性惡化?？稍O置多個N-溝道型TFT。
實施例中，由于N-溝道型TFT208和P-溝道型TFT207加到圖1A的電路上，實施例以圖10的結(jié)構為基礎。
實施例8用TFT構成的“非”門電路中，如圖2D所示，處于ON狀態(tài)的N-溝道型TFT208設置在圖1D的“非”門電路中的P-溝道型TFT106(207)與N-溝道型TFT103(203)之間。由于設置的N-溝道型TFT產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT的特性惡化?？稍O置多個N-溝道型TFT。
實施例中，由于N-溝道型TFT208和P-溝道型TFT207加到圖1A的電路上，實施例以圖10的結(jié)構為基礎。
實施例9用TFT構成的“非”門電路中，如圖3A所示，N-溝道型TFT303和P-溝道型TFT304設置在P-溝道型TFT301與N-溝道型TFT302之間。給“非”門電路的輸入信號加到N-溝道型TFT303，P-溝道型TFT304處于ON狀態(tài)。因而，由于設置的TFT產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT302的特性惡化?？稍O置多個N-溝道型TFT和多個P-溝道型TFT。
實施例10用TFT構成的“非”門電路中，如圖3B所示，N-溝道型TFT305和P-溝道型TFT304設置在P-溝道型TFT301與N-溝道型TFT302之間。N-溝道型TFT305和P-溝道型TFT304的每一個均處于ON狀態(tài)。因而，由于所設置的TFT產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT302的特性惡化。可設置多個N-溝道型TFT和多個P-溝道型TFT。
實施例11用TFT構成的“非”門電路中，如圖3C所示，N-溝道TFT306設置在P-溝道型TFT301與N-溝道型TFT302之間。給“非”門的輸入信號加到N-溝道型TFT306。因而，由于設置的TFT產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT302的特性惡化?？稍O置多個N-溝道型TFT。
實施例12用TFT構成的NAND電路中，如圖7A所示，處于ON狀態(tài)的N-溝道型TFT703設置在N-溝道型TFT701與702之間。該狀態(tài)下，由于設置的TFT703產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT702的特性惡化?？稍O置多個N-溝道型TFT。
實施例13用TFT構成的NAND電路中，如圖7B所示，N-溝道型TFT705設置在N-溝道型TFT702和704之間，設置的N-溝道型TFT705與輸入端A連接，即，N-溝道型TFT705。在該狀態(tài)下，由于設置的N-溝道型TFT705產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT702的特性惡化。可設置多個N-溝道型TFT。
實施例14用TFT構成的NAND電路中，如圖7C所示。N-溝道型TFT707設置在N-溝道型TFT701與706之間，設置的N-溝道型TFT707連接輸入端B。即，N-溝道TFT706。在該狀態(tài)下，由于所設置的N-溝道型TFT707產(chǎn)生電壓降。可防止源電極接地的N-溝道型TFT706的特性惡化。可設置多個N-溝道型TFT。
實施例15用TFT構成的NAND電路中，如圖7D所示，處于ON狀態(tài)的P-溝道型TFT708設置在N-溝道型TFT701與702之間。該狀態(tài)下，由于設置的P-溝道型TFT708產(chǎn)生電壓降，防止源電極接地的N-溝道型TFT702的特性惡化?？稍O置多個P-溝道型TFT。
實施例16用TFT構成的NAND電路中，如圖8A所示，處于ON狀態(tài)的N-溝道型TFT803設置在圖7B的NAND電路中的N-溝道型TFT704(801)與705(804)之間。在該狀態(tài)下，由于N-溝道型TFT803和804產(chǎn)生電壓降?？煞乐乖措姌O接地的N-溝道型TFT802的特性惡化?？稍O置多個N-溝道型TFT。
實施例17用TFT構成的NAND電路中，如圖8B所示，處于ON狀態(tài)的P-溝道型TFT805設置在圖7B的NAND電路中的N-溝道型TFT704(801)與705(804)之間。在該狀態(tài)下，N-溝道型TFT804和P-溝道型TFT805產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT802的特性惡化?？稍O置多個P-溝道型TFT。
實施例18用TFT構成的NAND電路中，如圖8C所示，處于ON狀態(tài)的N-溝道型TFT808設置在圖7C的NAND電路中的N-溝道型TFT706(806)與707(807)之間。該狀態(tài)下，由于N-溝道型TFT807和808產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT806的特性惡化?？稍O置多個N-溝道型TFT。
實施例19用TFT構成的NAND電路中，如圖8D所示。處于ON狀態(tài)的P-溝道型TFTS09設置在圖7C的NAND電路中的N-溝道型TFT706(806)與707(807)之間。該狀態(tài)下，由于N-溝道型TFT807和P-溝道型TFT809產(chǎn)生電壓降?？煞乐乖措姌O接地的N-溝道型TFT806的特性惡化?？稍O置多個P-溝道型TFT。
實施例20用TFT構成的NAND電路中，如圖9所示，N-溝道型TFT903和904設置在N-溝道型TFT901和902之間。該狀態(tài)下，輸入端A與N-溝道型TFT901和904連接，輸入端B與N-溝道型TFT902和903連接。由于N-溝道型TFT903和904產(chǎn)生電壓降，可防止源電極接地的N-溝道型TFT902的特性惡化?？稍O置多個N-溝道型TFT。
如上所述，本發(fā)明中，由于源電極接地的N-溝道型TFT的漏電極與N-溝道型或P-溝道型TFT連接，因而，產(chǎn)生電壓降，源電極接地的N-溝道型TFT的漏區(qū)附近的電場可減弱。也能防止N-溝道型TFT的特性惡化。而且，可改善薄膜半導體集成電路的可靠性。
權利要求
1.一種薄膜半導體集成電路，包括一個第一薄膜晶體管(TFT)電路，它包括至少一個P-溝道型TFT，并有第一信號輸入端，和第一信號輸出端；一個第二TFT電路，它包括至少一個N-溝道型TFT、有與第一信號輸入端連接的第二信號輸入端和第二信號輸出端；和至少一個設置在第一和第二信號輸出端之間的傳輸門電路。
2.按權利要求1的電路，其特征是，傳輸門電路有兩個輸入端，加給第一和第二TFT電路的輸入信號是輸入到傳輸門電路的兩個輸入端。
3.按權利要求1的電路，其特征是，第二TFT電路還包括至少一個處于ON態(tài)的N-溝道型TFT。
4.按權利要求1的電路，其特征是，第二TFT電路還包括至少一個把輸入信號輸入到N-溝道型TFT。
5.按權利要求1的電路，其特征是，第二TFT電路還包括至少一個處于ON狀態(tài)的P-溝道型TFT。
6.按權利要求1的電路，其特征是，第二TFT電路還包括至少一個處于ON狀態(tài)的N-溝道型TFT和至少一個處于ON狀態(tài)的P-溝道型TFT。
7.按權利要求1的電路，其特征是，第二TFT電路還包括至少一個輸入輸入信號的N-溝道型TFT，和至少一個處于ON狀態(tài)的P-溝道型TFT。
8.按權利要求1的電路，其特征是，第二TFT電路還包括至少一個處于ON狀態(tài)的N-溝道型TFT和至少一個輸入輸入信號的P-溝道型TFT。
9.一種薄膜半導體集成電路，包括一個第一薄膜晶體管(TFT)電路，它包括至少一個P-溝道型TFT，有第一信號輸入端和第一信號輸出端；一個第二TFT電路，它包括至少一個N-溝道型TFT，和至少一個與N-溝道型TFT連接的P-溝道型TFT，有第二信號輸入端和第二信號輸出端，其中P-溝道型TFT處于ON狀態(tài)；和至少一個設置在第一與第二信號輸出端之間的N-溝道型TFT。
10.按權利要求9的電路，其特征是，第二TFT電路的P-溝道型TFT的源和漏端與設置的N-溝道型TFT和第二TFT電路的N-溝道型TFT連接。
11.一種薄膜半導體集成電路，包括一個第一薄膜晶體管(TFT)電路，它包括至少一個P-溝道型TFT，并有第一信號輸入端和第一信號輸出端；一個第二TFT電路，它包括至少一個N-溝道型TFT和至少一個與N-溝道型TFT連接的P-溝道型TFT，并有第二信號輸入端和第二信號輸出端，其中P-溝道型TFT處于ON狀態(tài)，和至少一個N-溝道型TFT設置在第一與第二信號輸出端之間。其特征是加到第一和第二TFT電路上的輸入信號輸入給設置的N-溝道型TFT。
12.按權利要求9的電路，其特征是，所設置的N-溝道型處于ON狀態(tài)。
13.一種薄膜半導體集成電路，包括一種第一薄膜晶體管(TFT)電路，它包括至少一個P-溝道型TFT，有第一信號輸入端和第一信號輸出端；和一個第二TFT電路，它包括至少兩個N-溝道型TFT，并有與第一信號輸入端連接的第二信號輸入端，和第二信號輸出端，其特征是，第一和第二信號輸入端相互連接，第一和第二信號輸出端相互連接。
14.一種薄膜半導體集成電路，包括一個輸入布線；一個第一柵電極和布線；一個第二柵電極和布線；一個第三柵電極和布線，其中第一和第二柵電極和布線形成在同一線上，第一和第三柵電極和布線大致垂直于第二柵電極和布線，第二柵電極和布線和輸入布線形成在同一線上；第一N-型半導體區(qū)跨在第一柵電極和布線上形成；第二N-型半導體區(qū)跨在第二柵電極和布線上形成；P-型半導體區(qū)跨在第三電極和布線上形成；第一布線連接第N-型半導體區(qū)與第二N-型半導體區(qū)；和第二布線連接P-型半導體區(qū)與第二N-型半導體區(qū)，其中第一和第二布線大致平行于第二柵電極和布線。第一N-型半導體區(qū)的源區(qū)接地電壓，P-型半導體區(qū)的源區(qū)接漏電壓。
15.一種半導體電路，包括一個N-溝道型薄膜晶體管(TFT)，其中源電極接地；和一個P溝道型TFT，其中它的源電極和N-溝道型TFT的漏電極相連，以便減少N-溝道型TFT的漏電壓。
16.一種半導體集成電路包括第一個N-溝道型薄膜晶體管(TFT)，其中它的源電極接地，第二個第二N-溝道型TFT，其中源電極連接第一N-溝道型TFT的源電極，以降低第一N-溝道型TFT的漏電壓。
全文摘要
在由薄膜晶體管(TFTS)構成的半導體集成電路中，通過在至少包括一個P-溝型TFT的電路和至少包括一個N-溝型TFT的電路之間設置傳輸門電路，P-溝道型TFT或者N-溝道型TFT構成非門，或與非門電路。N-溝道型TFT接地。用設置的傳輸門電路，或P-溝道或N-溝道型TFT產(chǎn)生電壓降，因而，減少了接地的N-溝道型TFT的漏電壓，并使N-溝道型TFT的漏區(qū)附近的電場減弱。
文檔編號H01L27/085GK1121262SQ95107139
公開日1996年4月24日 申請日期1995年5月19日 優(yōu)先權日1994年5月20日
發(fā)明者河崎祐司, 小山潤 申請人:株式會社半導體能源研究所