本實(shí)用新型的實(shí)施例涉及集成電路，并且更具體地涉及形成在絕緣體上硅類型(SOI)、尤其是部分耗盡型絕緣體上硅類型(PDSOI)的襯底上的MOS晶體管，并且更具體地涉及對這種類型的晶體管的性能的改善。

背景技術(shù)：

通常，可以通過對晶體管的襯底區(qū)域進(jìn)行偏置來改善晶體管的性能。例如，對晶體管的襯底區(qū)域進(jìn)行偏置可以調(diào)節(jié)晶體管的閾值電壓。

如眾所周知的，SOI類型的襯底通常包括位于掩埋絕緣層(一般由術(shù)語BOX指代)下方的載體襯底，該掩埋絕緣層自身位于典型為硅的半導(dǎo)體膜下方。

在某些情況下，硅膜可以是完全耗盡型的，在這種情況下襯底被稱為是完全耗盡型絕緣體上硅類型(FDSOI)。

在其他情況下，硅膜可以是部分耗盡型的，在這種情況下襯底被稱為是部分耗盡型絕緣體上硅類型(PDSOI)。

無論SOI襯底的類型如何，晶體管的襯底區(qū)域(或更簡單地“襯底”或“本體”)都位于SOI襯底類型的半導(dǎo)體膜中。

在PDSOI類型的襯底的情況下，晶體管的襯底(本體)可以是浮動(dòng)的或者被連接成使得可以對其進(jìn)行偏置。

在某些類似應(yīng)用中，對晶體管的襯底(本體)具有良好控制是特別有利的。

存在多種用于對形成在絕緣體上硅類型、尤其是PDSOI類型的襯底上的晶體管的襯底進(jìn)行偏置的解決方案，例如，在半導(dǎo)體膜的延伸超出晶體管的柵極區(qū)域的區(qū)域上形成觸頭。

然而，這種類型的解決方案具有缺點(diǎn)。一方面，該觸頭能夠生成寄生效應(yīng)(例如，寄生電容和電阻)，并且另一方面，為襯底形成特定接觸區(qū)在表面占用和集成電路設(shè)計(jì)方面、尤其是對于互連而言并不有利。

在半導(dǎo)體膜的延伸超出柵極區(qū)域的區(qū)域上形成接觸區(qū)妨礙了在柵極線的任一側(cè)上對稱地形成柵極接觸區(qū)。然而，這種類型的安排允許對柵極區(qū)域的統(tǒng)一偏置。

針對控制晶體管的襯底(本體)的電勢的良好折衷是使用其源極和襯底相連的晶體管。這被稱為“連接本體(tied body)”，其通常被本領(lǐng)域技術(shù)人員使用并且避免了浮動(dòng)襯底的缺點(diǎn)。

在這種連接本體的上下文中，如在圖1中所展示的，用于減少接觸區(qū)的數(shù)量的一種現(xiàn)有解決方案由晶體管T組成，該晶體管包括形成在與襯底區(qū)域接觸的其源極區(qū)域RS中的區(qū)域R，該區(qū)域在這種情況下是p摻雜的，該源極區(qū)域在這種情況下是n摻雜的，該襯底區(qū)域在這種情況下是p摻雜的。

因此，常規(guī)地借助于形成在源極區(qū)域RS上的觸頭C對該源極區(qū)域進(jìn)行偏置也可以使襯底偏置，而不必形成特定觸頭。

然而，這種解決方案與較小尺寸的晶體管不兼容，例如以0.13微米技術(shù)生產(chǎn)的晶體管。

這是因?yàn)楝F(xiàn)有注入技術(shù)不可以在源極區(qū)域RS中形成p摻雜區(qū)域R而不侵占漏極區(qū)域RD下方。此外，這將在晶體管的運(yùn)行過程中冒很大的使晶體管降級的風(fēng)險(xiǎn)。

技術(shù)實(shí)現(xiàn)要素：

因此，一個(gè)實(shí)施例提供了一種晶體管，該晶體管包括襯底區(qū)域，該襯底區(qū)域能夠被偏置而不產(chǎn)生特定接觸區(qū)，因此具有簡化的互連布線、減小的寄生效應(yīng)、并且與0.13微米或更小的技術(shù)兼容。

一個(gè)方面提供了一種集成電子器件，該集成電子器件包括絕緣體上硅類型的襯底，該襯底具有被安排在掩埋絕緣層上的半導(dǎo)體膜，該器件具有被安排在該半導(dǎo)體膜中和該半導(dǎo)體膜上的至少一個(gè)晶體管，該晶體管具有：第一導(dǎo)電類型的漏極區(qū)域和源極區(qū)域；屬于第二導(dǎo)電類型并且位于柵極區(qū)域下方的膜區(qū)域(該膜區(qū)域形成該晶體管的襯底區(qū)域)；以及在該源極區(qū)域、該柵極區(qū)域和該漏極區(qū)域上的多個(gè)接觸區(qū)。

根據(jù)此方面的一個(gè)一般特性，該晶體管還包括延伸區(qū)域，該延伸區(qū)域橫向地延續(xù)該膜區(qū)域超出該源極區(qū)域和該漏極區(qū)域并且通過具有該第一導(dǎo)電類型的鄰接區(qū)域與該源極區(qū)域相接觸地鄰接，從而電耦合該源極區(qū)域和該襯底區(qū)域。

因此，在晶體管的源極上形成至少一個(gè)觸頭與包括與該源極區(qū)域相接觸地鄰接的這個(gè)延伸區(qū)域的特定架構(gòu)(布局)結(jié)合可以同時(shí)對源極和襯底區(qū)域進(jìn)行偏置而不形成額外的接觸區(qū)(其將需要產(chǎn)生特定互連)，并且這樣做同時(shí)與例如130nm或更小的先進(jìn)技術(shù)兼容。

該延伸區(qū)域例如包括與該襯底區(qū)域?qū)儆谙嗤瑢?dǎo)電類型的連接部分以及導(dǎo)電區(qū)域，該連接部分將該襯底區(qū)域連接至該鄰接區(qū)域，該導(dǎo)電區(qū)域至少部分地覆蓋該鄰接區(qū)域和該連接部分。

該導(dǎo)電區(qū)域可以包括具有非常低的電阻率(例如為小于5×10^-5歐姆-厘米)的金屬硅化物。

該連接部分可以具有第一部分和第二部分，該第一部分橫向地延續(xù)該襯底區(qū)域，該第二部分垂直于該第一部分延伸并且接觸該鄰接區(qū)域。

根據(jù)一個(gè)實(shí)施例，該器件可以包括至少一對晶體管，所述至少一對晶體管中的每個(gè)晶體管的連接部分的第二部分從其對應(yīng)的第一部分朝彼此延伸，從而形成公共第二連接部分，該器件還包括對這兩個(gè)晶體管的公共鄰接區(qū)域，該公共鄰接區(qū)域從該公共第二連接部分延伸并且與這兩個(gè)晶體管的源極區(qū)域相接觸地鄰接，從而電耦合這兩個(gè)晶體管的源極區(qū)域以及其膜區(qū)域。

該器件可以包括多個(gè)晶體管，這些晶體管的柵極通過柵極材料線來互相電耦合，所述柵極材料線在每個(gè)晶體管的任一側(cè)上垂直于這些晶體管的柵極區(qū)域延伸。

將還可以通過位于電路的互連部分中的金屬層來連接這些晶體管的柵極。這個(gè)互連部分常規(guī)地已知為首字母縮略詞BEOL(后段制程)。這些柵極材料區(qū)域可以接收觸頭，從而可以對晶體管的柵極進(jìn)行偏置，并且因此有利地允許在互連的生產(chǎn)中有更大的靈活性。

該襯底可以屬于部分耗盡型絕緣體上硅類型。

附圖說明

本實(shí)用新型的其他優(yōu)點(diǎn)和特性將基于學(xué)習(xí)全部非限制性實(shí)施例的詳細(xì)說明和附圖而變得明顯，在附圖中

-圖1如上所述展示了現(xiàn)有技術(shù)，

-圖2至圖5展示了本實(shí)用新型的實(shí)施例。

具體實(shí)施方式

圖2、圖3和圖4根據(jù)一個(gè)實(shí)施例示意性地展示了具有晶體管TR的器件DIS。

圖2是晶體管TR的從上來看的視圖，圖3是晶體管TR的在沿圖2的軸線III-III的截面中的視圖，并且圖4是沿圖2的軸線IV-IV的截面中的視圖。

晶體管TR形成在部分耗盡型絕緣體上硅類型(PDSOI)的襯底上，該襯底具有弱摻雜的(在此為p類型的)半導(dǎo)體膜1，該半導(dǎo)體膜位于通常被本領(lǐng)域技術(shù)人員稱為首字母縮略詞BOX(掩埋氧化物)的掩埋絕緣層2上方，該掩埋絕緣層位于在這種情況下具有半導(dǎo)體本體50的載體襯底上方。

晶體管TR以常規(guī)方式具有柵極區(qū)域G、漏極區(qū)域D和源極區(qū)域S，并且由例如屬于淺溝槽類型的絕緣區(qū)域RIS界定(STI：淺溝槽隔離)。

源極區(qū)域S和漏極區(qū)域D是通過在柵極區(qū)域G的任一側(cè)上摻雜硅膜并且因?yàn)橐r底在這種情況下具有部分耗盡型絕緣體上硅的類型而通過恢復(fù)外延來產(chǎn)生。源極區(qū)域S和漏極區(qū)域D重?fù)诫s有第一導(dǎo)電類型，在這種情況下是n+型的導(dǎo)電性。

柵極區(qū)域G具有形成在絕緣柵級氧化物層41上的多晶硅區(qū)域40，該絕緣柵極氧化物層自身形成在半導(dǎo)體膜1上方。

多個(gè)絕緣間隔物42和43(出于簡化原因在圖2中未表示)形成在柵極區(qū)域G的任一側(cè)上。

柵極區(qū)域G橫向地(也就是說在晶體管的溝道區(qū)域的寬度W的方向上)在晶體管TR的源極區(qū)域和漏極區(qū)域的任一側(cè)上延伸，從而形成第一柵極頭部44和第二柵極頭部45。該第一柵極頭部和該第二柵極頭部比柵極區(qū)域G的位于源極S與漏極D之間的部分更寬。這些柵極頭部44和45有利地可以產(chǎn)生接觸區(qū)從而對柵極區(qū)域G進(jìn)行偏置。

常規(guī)地，源極區(qū)域S、漏極區(qū)域D和柵極區(qū)域G各自的上部分S1、D1和G1被硅化以形成接觸區(qū)。

晶體管TR還具有膜區(qū)域5，該膜區(qū)域位于柵極區(qū)域下方并且摻雜有第二導(dǎo)電類型，在這種情況下是p型導(dǎo)電性。這個(gè)膜區(qū)域5形成晶體管TR的襯底區(qū)域。晶體管TR的溝道區(qū)域是在這個(gè)襯底區(qū)域5中形成的。

這個(gè)襯底區(qū)域5由延伸區(qū)域6橫向地延續(xù)，該延伸區(qū)域延伸直到源極區(qū)域S。

延伸區(qū)域6具有p導(dǎo)電性的連接部分60和n導(dǎo)電性的鄰接區(qū)域61。部分60和區(qū)域61相接觸。

連接部分60包括第一部分601，該第一部分在第一柵極頭部44下方并超出第一柵極頭部44來延伸。

連接部分60還包括第二部分602，該第二部分從第一部分601垂直地延伸并且比襯底區(qū)域5和第一部分601摻雜得更重。

鄰接區(qū)域61是n摻雜的并且從第二部分602垂直地延伸，從而相接觸地將源極區(qū)域S在其整個(gè)長度上定界。因此，源極區(qū)域S和鄰接區(qū)域61電連接(或耦合)。

導(dǎo)電區(qū)域7覆蓋第二部分602并且部分地覆蓋鄰接區(qū)域61，從而使由連接部分602和鄰接區(qū)域61形成的PN結(jié)短路。這個(gè)區(qū)域7在這種情況下是硅化區(qū)域，該硅化區(qū)域包括金屬硅化物并且具有非常低的電阻率，典型地為小于5×10^-5歐姆-厘米的電阻率。

另外，在硅化區(qū)域7下方的鄰接區(qū)域61和第一部分601比這個(gè)鄰接區(qū)域61和該第一部分601的位于硅化區(qū)域7之外的區(qū)摻雜得更重。這可以通過常規(guī)的方式改善電耦合。

因此，連接部分60鄰接區(qū)域61相互電連接。另外，因?yàn)樵礃O區(qū)域S和鄰接區(qū)域61電連接(耦合)，借助于接觸區(qū)S1對源極區(qū)域S的偏置還可以對位于源極S與漏極D之間的摻雜襯底區(qū)域5進(jìn)行偏置。

因此有利地可以對襯底區(qū)域5進(jìn)行偏置而不形成額外的接觸區(qū)，同時(shí)與例如130nm或更小的先進(jìn)技術(shù)兼容。

圖5展示了具有第一晶體管TR1和第二晶體管TR2的器件DIS2，該第一晶體管和該第二晶體管類似于以上描述的并由圖2和圖3展示的晶體管TR。

第一晶體管TR1和第二晶體管TR2并排形成，因此其源極區(qū)域S2和S3面朝彼此。在這個(gè)實(shí)例中，這兩個(gè)晶體管的柵極區(qū)域借助于兩個(gè)柵極材料線L1和L2相互電連接，這兩個(gè)柵極材料線在這兩個(gè)晶體管的柵極頭部上方垂直于這些柵極區(qū)域地在這兩個(gè)晶體管TR1和TR2的任一側(cè)上延伸。

這些晶體管的每一者的延伸區(qū)域的連接部分包括第二公共部分80，該第二公共部分在這兩個(gè)晶體管TR1與TR2之間垂直于各個(gè)晶體管的連接部分的第一部分延伸。

這兩個(gè)晶體管TR1和TR2還具有公共鄰接區(qū)域81，該公共鄰接區(qū)域從第二公共部分80延伸同時(shí)相接觸地將這兩個(gè)源極區(qū)域S1和S2的每一者定界。

在這種情況下包括非常低的電阻率的金屬硅化物的導(dǎo)電區(qū)域9形成在第二公共部分80上，部分地在公共鄰接區(qū)域81之上并且部分地在各個(gè)晶體管的第一部分之上。這個(gè)導(dǎo)電區(qū)域9可以使由第二公共部分80和公共鄰接區(qū)域81形成的PN結(jié)短路。

因此，使用公共于兩個(gè)晶體管的延伸區(qū)域可以有利地經(jīng)由形成在源極區(qū)域上的觸頭對襯底進(jìn)行偏置，同時(shí)節(jié)省甚至更多的空間。

具體地，通過避免產(chǎn)生常規(guī)的襯底接觸區(qū)，簡化了互連的布線，并且例如可以在晶體管TR1和TR2的柵極G1和G2的任一側(cè)上(例如在垂直于每個(gè)晶體管的柵極區(qū)域延伸的這兩個(gè)柵極材料線L1和L2上)產(chǎn)生更對稱的接觸區(qū)。