本發(fā)明涉及半導(dǎo)體器件領(lǐng)域，特別是涉及一種碳化硅mosfet單胞結(jié)構(gòu)的制造方法。

背景技術(shù)：

sic材料禁帶寬度大、擊穿電場高、飽和漂移速度和熱導(dǎo)率大，這些材料優(yōu)越性能使其成為制作高功率、高頻、耐高溫、抗輻射器件的理想材料。碳化硅mosfet器件具有擊穿電壓高、電流密度大、驅(qū)動電路與硅igbt近似的一系列優(yōu)點，因此發(fā)展前景非常廣泛。同時碳化硅是唯一可以通過自身氧化實現(xiàn)高質(zhì)量柵氧化層的寬禁帶半導(dǎo)體材料，但目前碳化硅熱氧化技術(shù)尚不成熟，形成的溝道遷移率非常低，進而導(dǎo)致溝道電阻在電流流通路徑上所占電阻比例非常大，這嚴重制約了器件的導(dǎo)通性能提高。

技術(shù)實現(xiàn)要素：

發(fā)明目的：本發(fā)明的目的是提供一種能夠有效降低溝道電阻在導(dǎo)通電阻中所占比例的碳化硅mosfet單胞結(jié)構(gòu)的制造方法。

技術(shù)方案：本發(fā)明所述的碳化硅mosfet單胞結(jié)構(gòu)的制造方法，包括以下步驟：

s1：在碳化硅外延層表面制作離子注入掩膜，去除pwell摻雜區(qū)的離子注入掩膜，保留垂直導(dǎo)電溝道區(qū)的離子注入掩膜，垂直導(dǎo)電溝道區(qū)為彎曲狀；

s2：對全片進行第一類型離子注入，形成pwell注入?yún)^(qū)；所述第一類型離子為p型離子；

s3：制作n區(qū)注入掩膜：在碳化硅外延層表面制作離子注入掩膜，去除n摻雜區(qū)的離子注入掩膜；

s4：對全片進行第二類型離子注入，形成n注入?yún)^(qū)，溝道區(qū)分為第一溝道區(qū)、第二溝道區(qū)和第三溝道區(qū)，并且溝道長度依次降低；所述第二類型離子為n型離子；第一溝道區(qū)溝道長度需要保證足夠以抵抗阻斷電壓，由于相鄰第一溝道區(qū)的夾斷作用，第二溝道區(qū)和第三溝道區(qū)可采用短溝道，并且能夠保證器件具有足夠的阻斷性能。

s5：制作n+區(qū)注入掩膜：在碳化硅外延層表面制作離子注入掩膜，去除n+摻雜區(qū)的離子注入掩膜；

s6：對全片進行第二類型離子注入，形成n+注入?yún)^(qū)；

s7：制作p+區(qū)注入掩膜：在碳化硅外延層表面制作離子注入掩膜，去除p+摻雜區(qū)的離子注入掩膜；

s8：對全片進行第一類型離子注入；

s9：通過高溫激活退火完成注入雜質(zhì)激活；

s10：去除歐姆接觸區(qū)柵介質(zhì)；

s11：制作歐姆接觸金屬層；

s12：退火同時形成p型和n型歐姆接觸；

s13：在柵電極區(qū)制作柵電極，覆蓋全部溝道區(qū)；

s14：進行柵源隔離和金屬加厚。

進一步，在相鄰第一溝道區(qū)之間加入第四溝道區(qū)，這樣能夠增強單胞結(jié)構(gòu)的阻斷能力。

進一步，所述p+摻雜區(qū)包括多個菱形的p+摻雜單元，所有p+摻雜單元排列成一條直線，且相鄰兩個p+摻雜單元通過頂點相連。這樣可以有效降低電流路徑，從而降低導(dǎo)通電阻。并且，由于相鄰兩個p+摻雜單元之間不存在距離，p+摻雜區(qū)邊緣與歐姆接觸區(qū)邊緣之間也不存在距離，因此降低了加工的難度。

進一步，所述第一溝道區(qū)的長度為0.5um～1.5um。

進一步，所述第二溝道區(qū)的長度為0.2um～1.5um。

進一步，所述第三溝道區(qū)的長度為0.1um～1.5um。

進一步，所述第四溝道區(qū)的長度為0.1um～1.5um。

進一步，所述n注入?yún)^(qū)摻雜濃度為1e16～5e19cm^-2，n+注入?yún)^(qū)摻雜濃度為1e18～1e21cm^-2。

有益效果：本發(fā)明公開了一種碳化硅mosfet單胞結(jié)構(gòu)的制造方法，將垂直導(dǎo)電溝道區(qū)設(shè)計成彎曲狀，這樣能夠有效增大垂直導(dǎo)電溝道區(qū)的總長度，同時能夠采用短溝道而不必擔(dān)心短溝道穿通導(dǎo)致的器件過早擊穿，從而降低溝道電阻。

附圖說明

圖1為本發(fā)明具體實施方式的pwell離子注入示意圖；

圖2為本發(fā)明具體實施方式的n離子注入示意圖；

圖3為本發(fā)明具體實施方式的n+離子注入示意圖；

圖4為本發(fā)明具體實施方式的p+離子注入示意圖；

圖5為本發(fā)明具體實施方式的歐姆接觸示意圖；

圖6為本發(fā)明具體實施方式的溝道分解示意圖；

圖7為本發(fā)明具體實施方式的增加了第四溝道區(qū)的結(jié)構(gòu)示意圖；

圖8為現(xiàn)有技術(shù)中的方形p+區(qū)示意圖；

圖9為本發(fā)明具體實施方式的菱形p+區(qū)示意圖。

具體實施方式

s1：如圖1所示，在碳化硅外延層表面制作離子注入掩膜，去除pwell摻雜區(qū)1的離子注入掩膜，保留垂直導(dǎo)電溝道區(qū)的離子注入掩膜，垂直導(dǎo)電溝道區(qū)為如圖1所示的彎曲狀；

s2：對全片進行第一類型離子注入，形成pwell區(qū)，第一類型離子為p型離子；

s3：如圖2所示，在碳化硅外延層表面制作離子注入掩膜，去除n摻雜區(qū)2的離子注入掩膜；

s4：對全片進行第二類型離子注入，形成n注入?yún)^(qū)，溝道區(qū)分為第一溝道區(qū)6、第二溝道區(qū)7和第三溝道區(qū)8，并且溝道長度依次降低；第二類型離子為n型離子；

s5：如圖3所示，在碳化硅外延層表面制作離子注入掩膜，去除n+摻雜區(qū)3的離子注入掩膜；

s6：對全片進行第二類型離子注入，形成n+注入?yún)^(qū)；

s7：如圖4所示，在碳化硅外延層表面制作離子注入掩膜，去除p+摻雜區(qū)4的離子注入掩膜；

s8：對全片進行第一類型離子注入；

s9：通過高溫激活退火完成注入雜質(zhì)激活；

s10：如圖5所示，制作柵介質(zhì)，并去除n型歐姆接觸區(qū)5和p型歐姆接觸區(qū)4介質(zhì)的柵介質(zhì)；

s11：在n型歐姆接觸區(qū)5和p型歐姆接觸區(qū)4上制作金屬層；

s12：退火同時形成金屬層和n型歐姆接觸區(qū)5和p型歐姆接觸區(qū)4之間的p型和n型歐姆接觸；

s13：在柵電極區(qū)制作柵電極，覆蓋全部溝道區(qū)；

s14：進行柵源隔離和金屬加厚。

其中，“p+摻雜區(qū)”就是“p型歐姆接觸區(qū)”。

現(xiàn)有技術(shù)中的p+摻雜區(qū)4如圖8所示，p+摻雜區(qū)4包括多個正方形的p+摻雜單元，且相鄰兩個p+摻雜單元之間存在一定距離，p+摻雜單元的上邊緣與n型歐姆接觸區(qū)5的上邊緣之間、p+摻雜單元的下邊緣與n型歐姆接觸區(qū)5的下邊緣之間均存在一定距離。并且，如圖8所示，電流沿著正方形的相鄰兩條邊流動，電流路徑較長，導(dǎo)通電阻較大。同時n型歐姆接觸區(qū)5的寬度要大于p+摻雜區(qū)4的寬度，并且考慮到電流的流通和光刻誤差，寬度的差值要保證足夠大。

為了解決現(xiàn)有技術(shù)中的問題，本具體實施方式的p+摻雜區(qū)4如圖9所示，包括多個菱形的p+摻雜單元，所有p+摻雜單元排列成一條直線，且相鄰兩個p+摻雜單元通過頂點相連。如圖9所示，電流沿著菱形的一條邊流動，這樣可以有效減少電流路徑，從而降低導(dǎo)通電阻。并且，由于相鄰兩個p+摻雜單元之間不存在距離，p+摻雜區(qū)4邊緣與n型歐姆接觸區(qū)5邊緣之間也不存在距離，因此降低了加工的難度。不會造成如圖8所示結(jié)構(gòu)工藝誤差造成的電流橫向通路電阻變化。

如圖4、圖5、圖6和圖7所示，p+摻雜區(qū)4包括多個菱形的p+摻雜單元，所有p+摻雜單元排列成一條直線，且相鄰兩個p+摻雜單元通過頂點相連。這樣可以有效降低電流路徑，從而降低導(dǎo)通電阻。并且，由于不需要保留n+區(qū)域沿著水平方向的電流路徑，歐姆接觸區(qū)與p+摻雜區(qū)4之間不需要保留足夠的冗余。

此外，在相鄰第一溝道區(qū)6之間還可以加入第四溝道區(qū)9，如圖7所示，以增強器件阻斷能力。