本發(fā)明實施例涉及用于制造半導(dǎo)體結(jié)構(gòu)的方法。

背景技術(shù)：

半導(dǎo)體用于集成電路中以實現(xiàn)包括收音機、電視、蜂窩電話和個人計算設(shè)備的電子應(yīng)用。一種知名的半導(dǎo)體器件是半導(dǎo)體存儲器件，例如動態(tài)隨機存取存儲器(dram)，或者閃存，其兩者都是使用電荷來存儲信息。

半導(dǎo)體存儲器件方面的更最新發(fā)展涉及自旋電子，其將半導(dǎo)體技術(shù)與磁性材料和器件結(jié)合。電子的自旋極化而不是電子的電荷屬性被用于指示狀態(tài)“1”或“0”。一個這種自旋電子器件是自旋扭矩轉(zhuǎn)換(stt)磁性隧道結(jié)(mtj)器件。

mtj器件包括自由層、隧道層和固定層。通過應(yīng)用通過隧道層的電流可以使自由層的磁化方向被反向，這造成在自由層內(nèi)的注入式極化電子以對自由層的磁化運用所謂的自旋扭距。固定層具有固定的磁化方向。當電流在從自由層到固定層的方向上流動時，電子在反方向(即從固定層到自由層)上流動。電子在通過固定層之后被極化為固定層的相同磁化方向；流過隧道層并且然后進入到自由層中以及在自由層中累積。最后，自由層的磁化與固定層的磁化平行，并且mtj將在低電阻狀態(tài)。由電流造成的電子注入被稱作主要的注入。

當應(yīng)用從固定層流到自由層的電流時，電子在從自由層到固定層的方向上流動。具有與固定層的磁化方向相同的極化的電子可以流過隧道層并進入到固定層內(nèi)。相反，具有與固定層的磁化不同的極化的電子將被固定層反射(阻塞)以及將在自由層中累積。最終，自由層的磁化變得與固定層的磁化反向平行，以及mtj器件將在高電阻狀態(tài)。由電流引起的各自的電子注入被稱為微注入。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括：提供襯底；在所述襯底上方形成mram結(jié)構(gòu)；在所述mram結(jié)構(gòu)上方形成第一介電層；在所述第一介電層上方形成停止層；在所述停止層上方形成第二介電層；以及在不暴露所述mram結(jié)構(gòu)的頂部電極的情況下，通過平坦化操作去除所述第二介電層，通過平坦化操作去除所述第二介電層、所述停止層以及去除所述第一介電層的至少部分。

根據(jù)本發(fā)明的另一實施例，還提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括：提供襯底，所述襯底包括形成在所述襯底上的mram單元區(qū)和邏輯區(qū)；在所述mram單元區(qū)上方形成mram結(jié)構(gòu)，其中，所述mram結(jié)構(gòu)的頂面高于所述邏輯區(qū)的頂面；在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方共形地形成第一介電層；在所述第一介電層上方共形地形成停止層；在所述停止層上方共形地形成第二介電層；對至少所述第二介電層實施平坦化操作；以及在位于所述邏輯區(qū)上方的所述停止層的水平位置處停止所述平坦化操作。

根據(jù)本發(fā)明的又一實施例，還提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括：提供襯底，所述襯底包括形成在所述襯底上的mram單元區(qū)和邏輯區(qū)，其中，所述邏輯區(qū)具有比所述mram單元區(qū)更大的面積；在所述mram單元區(qū)上方形成第一mram結(jié)構(gòu)，其中，所述第一mram結(jié)構(gòu)的頂面高于所述邏輯區(qū)的頂面；在所述mram單元區(qū)上方形成第二mram結(jié)構(gòu)，其中，所述第二mram結(jié)構(gòu)的頂面與所述第一mram結(jié)構(gòu)的頂面齊平，并且所述第一mram結(jié)構(gòu)的寬度大于所述第二mram結(jié)構(gòu)的寬度；在所述第一mram結(jié)構(gòu)和所述第二mram結(jié)構(gòu)以及所述邏輯區(qū)上方共形地形成第一介電層以填充位于所述第一mram結(jié)構(gòu)和所述第二mram結(jié)構(gòu)之間的間隙；在所述第一介電層上方共形地形成停止層；在所述停止層上方共形地形成第二介電層；以及根據(jù)所述停止層的指示對至少所述第二介電層實施平坦化操作。

附圖說明

當結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚討論，各個部件的尺寸可以任意地增大或縮小。

圖1是根據(jù)本發(fā)明一些實施例的半導(dǎo)體結(jié)構(gòu)的橫截面圖；以及

圖2至圖27是根據(jù)本發(fā)明一些實施例的制造的半導(dǎo)體結(jié)構(gòu)的在各操作中的橫截面圖。

具體實施方式

以下公開內(nèi)容提供了許多不同的實施例或?qū)嵗詫崿F(xiàn)本發(fā)明的不同特征。下面將描述元件和布置的特定實例以簡化本發(fā)明。當然這些僅僅是實例并不旨在限定本發(fā)明。例如，元件的尺寸不限于所公開的范圍或值，但可能依賴于工藝條件和/或器件所需的性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。為了簡明和清楚，各個部件可任意地以不同比例繪制。

此外，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系?？臻g相對術(shù)語旨在包括除了附圖中所示的方位之外，在使用中或操作中的器件的不同方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關(guān)系描述符可同樣地作相應(yīng)地解釋。

盡管闡明本發(fā)明的廣泛范圍的數(shù)值范圍和參數(shù)是近似值，具體例子中闡明的數(shù)值盡可能精確地報道。然而，任何數(shù)值固有地包含由各自的測試方法中發(fā)現(xiàn)的標準偏差必然造成的某些誤差。同樣，如在此使用的，術(shù)語“大約””通常意味著在給定值或范圍的10％、5％、1％或0.5％內(nèi)?？蛇x地，當被本領(lǐng)域普通技術(shù)人員考慮時術(shù)語“大約”意味著在平均值的可接受標準誤差內(nèi)。除了在操作/工作例子中之外，或者除非以其他方式明確指定的，所有的數(shù)值范圍、量、值和百分比，例如在此公開的關(guān)于用于材料數(shù)量、持續(xù)時間、溫度、操作條件、數(shù)量比例等的那些應(yīng)被理解為在所有例子中通過術(shù)語“大約””修飾。因此，除非相反指示，本發(fā)明和隨附權(quán)利要求中闡明的數(shù)值參數(shù)是可以根據(jù)需求變化的近視值。至少，每個數(shù)值參數(shù)應(yīng)該至少根據(jù)所報道的有效數(shù)字的數(shù)量并且應(yīng)用通常的舍入法來構(gòu)造。范圍可以在此表達為從一個端點到另一個端點或者在兩個端點之間。在此公開的所有范圍包括端點在內(nèi)，除非以其他方式指定之外。

已連續(xù)開發(fā)cmos結(jié)構(gòu)中的嵌入式mram單元。具有嵌入式mram單元的半導(dǎo)體電路包括mram單元區(qū)和與mram單元區(qū)的分隔開的邏輯區(qū)。例如，mram單元區(qū)可定位在上述半導(dǎo)體電路的中心，而邏輯區(qū)可定位在半導(dǎo)體電路的外圍。注意之前的陳述不旨在限制。關(guān)于mram單元區(qū)和邏輯區(qū)的其他布置包括在本發(fā)明的考慮范圍內(nèi)。

在mram單元區(qū)中，晶體管結(jié)構(gòu)可以設(shè)置在mram結(jié)構(gòu)下面。在一些實施例中，mram單元被嵌入于在后段制程(beol)操作中制備的金屬化層中。例如，mram單元區(qū)中以及邏輯區(qū)中的晶體管結(jié)構(gòu)設(shè)置在共同的半導(dǎo)體襯底內(nèi)，在前段制程操作中制備該共同的半導(dǎo)體，并且在一些實施例中晶體管結(jié)構(gòu)在上述兩個區(qū)中大體相同。mram單元可以嵌入在金屬化層的任何位置中，例如，位于被分布為水平平行于半導(dǎo)體襯底的表面的相鄰金屬線層之間。例如，嵌入式mram可以定位在mram單元區(qū)中的第4金屬線層和第5金屬線層之間。水平地轉(zhuǎn)移到邏輯區(qū)，第4金屬線層通過第4金屬通孔連接到第5金屬線層。換句話說，在考慮mram單元區(qū)和邏輯區(qū)的情況下，嵌入式mram占據(jù)第5金屬線層和第4金屬通孔的至少部分的厚度。在此提供的用于金屬線層的數(shù)字不是限制性的。一般而言，本領(lǐng)域普通技術(shù)人員可以明白mram定位于第n金屬線層和第n+1金屬線層之間，其中n是大于或等于1的整數(shù)。

嵌入式mram包括由鐵磁材料組成的磁性隧道結(jié)(mtj)。底部電極和頂部電極電連接到mtj以用于信號/偏置傳輸。接著之前提供的實例，底部電極進一步連接到第n金屬線層，而頂部電極進一步連接到第n+1金屬線層。

參考圖1，圖1是根據(jù)一些實施例的半導(dǎo)體結(jié)構(gòu)30的橫截面。半導(dǎo)體結(jié)構(gòu)30可以是包括mram單元區(qū)100a和邏輯區(qū)100b的半導(dǎo)體電路。mram單元區(qū)100a和邏輯區(qū)100b中的每一個均具有位于半導(dǎo)體結(jié)構(gòu)100中的晶體管結(jié)構(gòu)101。在一些實施例中，晶體管結(jié)構(gòu)101在mram單元區(qū)100a中和在邏輯區(qū)100b中大體相同。半導(dǎo)體結(jié)構(gòu)30包括晶體管結(jié)構(gòu)101和金屬化結(jié)構(gòu)101’。在一些實施中，晶體管結(jié)構(gòu)101的半導(dǎo)體結(jié)構(gòu)100可以是但不限于例如硅襯底。在一實施例中，襯底100是半導(dǎo)體襯底，例如硅襯底，雖然它可包括諸如鍺硅、碳化硅、砷化鎵等的其他半導(dǎo)體材料。在本實施例中，半導(dǎo)體襯底100是包括硅的p型半導(dǎo)體襯底(p襯底)或者n型半導(dǎo)體襯底(n襯底)。可選地，襯底100包括：例如鍺的另一元素半導(dǎo)體；包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導(dǎo)體；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半導(dǎo)體；或者它們的組合。在另外可選的實施例中，半導(dǎo)體襯底100是絕緣體上半導(dǎo)體(soi)。在其他可選的實施例中，半導(dǎo)體襯底100可包括摻雜的外延層、梯度半導(dǎo)體層和/或位于不同類型的另一半導(dǎo)體層上方的半導(dǎo)體層，例如在鍺硅層上的硅層。半導(dǎo)體襯底100可以或者可以不包括摻雜區(qū)，例如p阱、n阱或者它們的組合。

半導(dǎo)體襯底100進一步包括至少部分在半導(dǎo)體襯底100中的諸如源極103和漏極105的重摻雜區(qū)。柵極107置放在半導(dǎo)體100的頂面上方并且位于源極103和漏極107之間。接觸插塞108形成在層間電介質(zhì)(ild)109中，并且可以電連接到晶體管結(jié)構(gòu)101。在一些實施例中，ild109形成在半導(dǎo)體襯底100上。ild109可通過用于形成這樣的層的各種技術(shù)來形成，例如化學(xué)汽相沉積(cvd)、低壓cvd(lpcvd)、等離子體增強cvd(pecvd)、濺射和物理汽相沉積(pvd)、熱生長。在半導(dǎo)體襯底100之上的ild109可由各種介電材料形成，并且ild109可以是例如氧化物(如ge氧化物)、氮氧化物(如gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(如含氮sio2)、氮摻雜氧化物(如注入n2的sio2)、氮氧化硅(sixoynz)等。

圖1示出了在半導(dǎo)體襯底100中的具有摻雜區(qū)的平面型晶體管。然而，本發(fā)明不限于到此。諸如finfet結(jié)構(gòu)的任何非平面型晶體管可以具有凸出摻雜區(qū)。

在一些實施例中，淺溝槽隔離(sti)111被提供以限定和電隔離相鄰的晶體管。一些sti111形成在半導(dǎo)體襯底100中?？梢员惶峁﹕ti111以將晶體管與諸如其他晶體管的相鄰半導(dǎo)體器件電隔離，sti111可由合適的介電材料形成。sti111可包括例如氧化物(如ge氧化物)、氮氧化物(如gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(如含氮sio2)、氮摻雜氧化物(如注入n2的sio2)、氮氧化硅(sixoynz)等。sti111還可由任何合適的“高介電常量”或者“高k”材料形成，其中k大于或等于大約8，例如氧化鈦(tixoy，如tio2)、氧化鉭(taxoy，如ta2o5)、鈦酸鍶鋇(bst、batio3/srtio3)等?？蛇x地，sti111還可由任何合適的“低介電常量”或者“低k”介電材料形成，其中k小于或等于大約4。

參考圖1，金屬化結(jié)構(gòu)101’設(shè)置在晶體管結(jié)構(gòu)101之上。因為第n金屬層121可以不是位于晶體管101結(jié)構(gòu)上方的第一金屬層，金屬化結(jié)構(gòu)101’的省略部分用點表示。mram結(jié)構(gòu)130設(shè)置在第n金屬線121’和第n+1金屬線123’之間?；ミB結(jié)構(gòu)包括多個金屬層，即m1、m2、m3，…，mn。在整個描述中，術(shù)語“金屬層”指同一層中金屬線的集合。金屬層m1到mn形成在金屬間電介質(zhì)(imd)125內(nèi)，金屬間電介質(zhì)(imd)125可由諸如未摻雜的硅酸鹽玻璃(usg)、氟化的硅酸鹽玻璃(fsg)、低k介電材料等的氧化物形成。低k介電材料可具有低于3.8的k值，雖然imd125的介電材料還可以接近3.8。在一些實施例中，低k介電材料的k值小于大約3.0，并且可以小于大約2.5。第n金屬通孔122可通過各種技術(shù)，例如，電鍍、化學(xué)鍍、高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺射、物理汽相沉積(pvd)、化學(xué)汽相沉積(cvd)、低壓化學(xué)汽相沉積(lpcvd)、等離子體增強化學(xué)汽相沉積(pecvd)來形成。

在圖1中，mram結(jié)構(gòu)130至少包括底部電極通孔(beva)132、再覆蓋層134、底部電極131、頂部電極133和mtj135。beva132位于第n金屬線121’上。在一些實施例中，beva32槽具有梯形槽，該梯形槽被包括sic141和富氧化硅(sro)142的介電堆疊件圍繞?？蛇x地，sro142可以被替換或者與正硅酸乙酯(teos)結(jié)合。在一些實施例中，beva132可包括諸如金屬的導(dǎo)電材料。襯層161里襯在整個beva132槽上方。再覆蓋層134在beva132和襯層161上。在一些實施例中，襯層161被選擇為是電鍍在其上的材料的晶種層。例如，如果組成beva的材料包括銅，襯層161可以是電鍍銅的晶種層。例如，襯層161可以是電鍍銅的晶種層。例如，襯層161可包括tan或者ta。再覆蓋層134可由tin、tan、w、al、ni、co、cu或者其組合組成。在一些實施例中，諸如cmp操作的平坦化操作可應(yīng)用在再覆蓋層134的頂面。在一些實施例中，再覆蓋層134的材料不同于beva132的材料。在一些實施例中，再覆蓋層134的厚度在大約到大約的范圍內(nèi)。在一些實施例中，再覆蓋層134延伸以覆蓋beva132的導(dǎo)電材料的頂面、襯層161的頂面和介電層142的與襯層161相鄰的部分。

底部電極131在再覆蓋層134上。在一些實施例中，底部電極131可包括諸如tin、tan、ta或者ru的氮化物。mtj135在底部電極131上。如圖1所示，mtj135的側(cè)壁由保護層或者諸如氮化物層的間隔件127保護。在一些實施例中，mtj135的頂面具有范圍在大約2埃到大約更具體地在大約到大約內(nèi)的粗糙度。該粗糙度通過以下方式限定：測量mtj的頂面中每個凸部的高度和每個凹部的深度，然后計算每個凸部的高度和每個凹部的深度的均方根值。在一些實施例中，通過使用顯微鏡檢查(諸如原子力顯微鏡檢查)來實施測量。頂層133設(shè)置在mtj層135上。在一些實施例中，頂部電極133可包括諸如tin、tan、ta或者ru的氮化物。在一些實施例中，頂部電極133和底部電極131由相同材料制成。在一些實施例中，頂部電極133的材料與beva132的材料不同。

在圖1中，除imd125之外，第n+1金屬線123’還被sic141和sro143圍繞。在一些實施例中，保護層127包括氮化硅(sin)。在一些實施例中，介電層129可以設(shè)置在保護層127上方。在一些實施例中，sro143可以設(shè)置在sic141上方，圍繞第n+1金屬線123’。

在一些實施例中，mram結(jié)構(gòu)130的beva132與摻雜區(qū)電連接。在一些實施例中，摻雜區(qū)是漏極105或者源極103。在其他實施例中，mram結(jié)構(gòu)130的beva132與柵極107電連接。在一些實施例中，半導(dǎo)體結(jié)構(gòu)10的柵極107可以是多晶硅柵極或者金屬柵極。

在邏輯區(qū)100b中，第n金屬線121’通過第n金屬層121的第n金屬通孔122與第n+1金屬線123’連接。在一些實施例中，金屬線和金屬通孔填充有電導(dǎo)電材料，如銅、金或者另一合適的金屬或合金，以形成多個導(dǎo)電通孔。位于不同材料層中的金屬線和金屬通孔形成互連結(jié)構(gòu)，互連結(jié)構(gòu)由大體上純銅(例如，具有大于大約90％或者大于大約95％的銅重量百分比)或銅合金組成并且可以使用單鑲嵌或雙鑲嵌操作形成。金屬線和金屬通孔可以是大體上沒有鋁或者可以不是大體上沒有鋁。比較mram單元區(qū)100a和邏輯區(qū)100b，mram結(jié)構(gòu)130的厚度大體上等于第n金屬通孔122的厚度t2和第n+1金屬線123’的部分的厚度t1的總和。在一些實施例中，金屬線123’可以是第n+m金屬線，其中m可以是任何大于1的整數(shù)。

圖2到圖27是根據(jù)本發(fā)明一些實施例的制造的半導(dǎo)體結(jié)構(gòu)的在各個階段橫截面圖。在圖2中，提供具有預(yù)定mram單元區(qū)100a和邏輯區(qū)100b的半導(dǎo)體結(jié)構(gòu)。在一些實施例中，在半導(dǎo)體襯底中(圖2未示出)預(yù)先形成晶體管結(jié)構(gòu)。集成電路器件可能經(jīng)歷進一步的cmos或者mos技術(shù)處理以形成現(xiàn)有技術(shù)中已知的各種部件。例如，還可形成諸如硅化物區(qū)的一個或者多個接觸插塞。接觸部件可連接到源極和漏極。接觸部件由硅化物材料組成，諸如硅化鎳(nisi)、硅化鍺鎳(nigesi)、硅化鐿(ybsi)、硅化鉑(ptsi)、硅化銥(irsi)、硅化鉺(ersi)、硅化鈷(cosi)、其他合適的導(dǎo)電材料，和/或其組合。在一實施例中，接觸部件通過自對準硅化物操作形成。

在晶體管結(jié)構(gòu)上方的介電層136中圖案化第n金屬線121’。在一些實施例中，第n金屬線121’可以由電鍍操作形成，cu晶種層沉積在圖案化的介電層上方。在其他實施例中，第n金屬線121’可通過各種技術(shù)來形成，例如，化學(xué)鍍、高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺射、物理汽相沉積(pvd)、化學(xué)汽相沉積(cvd)、低壓化學(xué)汽相沉積(lpcvd)、等離子體增強化學(xué)汽相沉積(pecvd)等。實施平坦化操作以暴露第n金屬線121’的頂面和介電層136的頂面。

在圖3中，在mram單元區(qū)100和邏輯區(qū)100b中，以介電堆疊(包括sic層141、teos/sro層142和sic層141)形式的勢壘層140毯式沉積在第n金屬線121’的頂面上方和介電層136的頂面上方。勢壘層140可以通過各種技術(shù)來形成，例如，化學(xué)汽相沉積(cvd)、低壓化學(xué)汽相沉積(lpcvd)、等離子體增強化學(xué)汽相沉積(pecvd)、濺射、物理汽相沉積(pvd)、熱生長等。

在圖4中，被在勢壘層140上方圖案化光刻膠層(未示出)以暴露mram結(jié)構(gòu)的beva穴132’。如圖4所示，兩個beva穴132’通過合適的干蝕刻操作形成在勢壘層140中。在一些實施例中，在當前操作中的干蝕刻包括采用含氟氣體的反應(yīng)離子蝕刻(rie)。在一些實施例中，當前干蝕刻操作可以是任何合適的介電蝕刻以形成傳統(tǒng)cmos技術(shù)的金屬化結(jié)構(gòu)中的通孔槽。參考如圖4示出的邏輯區(qū)100b，勢壘層140通過光刻膠(未示出)保護使得第n金屬層121’的頂面未暴露，這與mram單元區(qū)100a中的對應(yīng)物相反。

在圖5中，襯層161毯式里襯在mram單元區(qū)100a中的beva穴132’上方以及毯式里襯在邏輯區(qū)100b中的勢壘層140上方。隨后，進行beva材料132的沉積以沉積在襯層161和勢壘層140上方。beva材料132可由諸如金屬的導(dǎo)電材料組成。在一些實施例中，beva材料132可以是電鍍銅。在一些實施例中，在電鍍操作中執(zhí)行beva材料132的過量填充。例如，如圖6所示，采用從大約50nm到大約800nm的厚度t3以過量填充beva穴。注意，考慮最小化電鍍的漣漪效應(yīng)來確定厚度t3。由于beva穴132的存在，過量填充的厚度t3要求大于大約50nm以便有效地最小化漣漪，該漣漪可能在電鍍操作之后發(fā)生在beva穴132上方。

在圖7中，襯層161和沉積的beva材料132然后被回蝕刻成與勢壘層140的頂面齊平。隨后，實施諸如多步驟cmp的精細平坦化操作以形成beva132的平的銅表面。在圖7到圖9中，采用利用不同選擇性的研磨液的三步驟cmp以實現(xiàn)平的銅表面。在圖7中，第一選擇移除包括利用具有對銅的選擇性高于對襯層161的選擇性的第一研磨液。在一些實施例中，第一研磨液包括h2o2、苯并三唑(bta)、羧酸和研磨料。如圖7所示，第一研磨液消耗銅比消耗襯層161快，導(dǎo)致在beva132的銅填充物上方的凹陷。

在圖8中，第二選擇去除包括利用具有對襯層161的選擇性高于對銅層的選擇性的第二研磨液。在一些實施例中，第二研磨液包括h2o2、苯并三唑(bta)、ph調(diào)節(jié)劑、羧酸和研磨料。第二研磨液消耗襯層161比消耗銅快，致使在不消耗太多所暴露的銅的情況下去除襯層161。

在圖9中，第三選擇去除包括利用具有對襯層161的選擇性高于對銅層的選擇性的第三研磨液。在一些實施例中，第三研磨液包括h2o2、抑制劑、ph調(diào)節(jié)劑、羧酸和研磨料。第三研磨液例如消耗介電堆疊件中之一比消耗銅快，致使在不消耗太多所暴露的銅的情況下去除sic141。

參考圖10，再覆蓋層134毯式形成在所沉積的beva材料132和勢壘層140上方。沉積的再覆蓋層134可包括tin、tan、w、al、ni、co、cu或其組合。在一些實施例中，再覆蓋層134可以通過原子層沉積(ald)操作沉積到預(yù)確定的厚度。可選地，再覆蓋層134可以通過化學(xué)汽相沉積(cvd)沉積到某一厚度，然后通過cmp操作平坦化到預(yù)定厚度，如圖11所示。如之前所討論的，通過最小化由輕凹陷導(dǎo)致的位于beva材料上方的漣漪確定沉積再覆蓋層134的厚度。在一些實施例中，在cmp之后的再覆蓋層的厚度可以在從大約到大約的范圍內(nèi)。

在圖12中，底部電極131沉積在再覆蓋層134上。底部電極131可包括tin、tan、ta或者ru。沉積的底部電極131可通過各種技術(shù)，例如，高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺射、物理汽相沉積(pvd)、化學(xué)汽相沉積(cvd)、低壓化學(xué)汽相沉積(lpcvd)、等離子體增強化學(xué)汽相沉積(pecvd)等形成。

然后，在底部電極131上方以多材料堆疊(圖2中未示出)的形式沉積mtj135。在一些實施例中，mtj135具有在大約到大約的范圍內(nèi)的厚度。在一些實施例中，如果再覆蓋層134和下方的銅通過cmp操作實施，mtj135的頂面具有大約的粗糙度。在一些實施例中，如果再覆蓋層134未通過cmp操作實施，mtj135的頂面具有大約的粗糙度。mtj135可通過各種技術(shù)來形成，例如，高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺射、物理汽相沉積(pvd)、化學(xué)汽相沉積(cvd)、低壓化學(xué)汽相沉積(lpcvd)、等離子體增強化學(xué)汽相沉積(pecvd)等。在一些實施例中，mtj135可包括鐵磁性層、間隔件和覆蓋層。覆蓋層被形成在鐵磁性層上。鐵磁性層中的每一層均可包括鐵磁材料，其可以是金屬或者金屬合金，例如fe、co、ni、cofeb、feb、cofe、fept、fepd、copt、copd、coni、tbfeco、crni等形成。間隔件可包括非鐵磁金屬，例如ag、au、cu、ta、w、mn、pt、pd、v、cr、nb、mo、tc、ru等。另一間隔件還可以包括絕緣體，例如，al2o3、mgo、tao、ruo等。覆蓋層可包括非鐵磁材料，其可以是金屬或絕緣體，例如ag、au、cu、ta、w、mn、pt、pd、v、cr、nb、mo、tc、ru、os、al2o3、mgo、tao、ruo等。覆蓋層可以減少與它相關(guān)聯(lián)的mram單元的寫入電流。鐵磁性層可用作自由層，其磁極性或磁性取向可以在它相關(guān)聯(lián)的mram單元的寫入操作期間被改變。鐵磁性層和間隔件可用作牢固層或固定層，鐵磁性層和間隔件的磁性取向在它相關(guān)聯(lián)的mram單元的操作期間不能被改變。應(yīng)當理解，根據(jù)其他實施例，mtj135可包括反鐵磁性層。

接下來是mtj135的形成，頂部電極133沉積在mtj135上方。頂部電極133可通過各種技術(shù)來形成，例如，高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺射、物理汽相沉積(pvd)、化學(xué)汽相沉積(cvd)、低壓化學(xué)汽相沉積(lpcvd)、等離子體增強化學(xué)汽相沉積(pecvd)等。在一些實施例中，頂部電極133包括tin、tan、ta或者ru。

參考圖13，掩模層(未示出)形成在頂部電極133上方以確保包括第一mram結(jié)構(gòu)100_1a和第二mram結(jié)構(gòu)100_2a的mram結(jié)構(gòu)形成。掩模層可具有多層結(jié)構(gòu)，其可以包括例如，氧化物層、先進的圖案化膜(apf)層和氧化物層。氧化物層、apf層和氧化物層中的每一個可通過各種技術(shù)來形成，例如，高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺射、物理汽相沉積(pvd)、化學(xué)汽相沉積(cvd)、低壓化學(xué)汽相沉積(lpcvd)、等離子體增強化學(xué)汽相沉積(pecvd)等。在一些實施例中，掩模層被配置成圖案化mtj135、頂部電極133、底部電極131和再覆蓋層134。在一些實施例中，mtj135和頂部電極133通過rie形成以具有從橫截面看的梯形形狀。在一些實施例中，第一mram結(jié)構(gòu)100_1a和第二mram結(jié)構(gòu)100_2a可具有不同的寬度。

參考圖14，圖14示出了共形地形成在再覆蓋層134、底部電極131、mtj135和頂部電極133上方的保護層127。在一些實施例中，保護層127具有在大約到大約的厚度。注意mtj135的側(cè)壁和頂部電極133的側(cè)壁被保護層127圍繞以阻止氧化或其他污染。因此，如圖15所示，保護層127和再覆蓋層134被圖案化以暴露頂部電極保護133的頂面。

在圖16中，介電層129共形地沉積在保護層127和介電層142上方。在一些實施例中，介電層129由teos構(gòu)成。在一些實施例中，介電層129由高密度等離子體氧化物(hdp氧化物)構(gòu)成。然而，這不是本發(fā)明的限制。在一些實施例中，介電層129的厚度可被配置為大于mram結(jié)構(gòu)的高度，其中mram結(jié)構(gòu)至少包括mtj135、頂部電極133和底部電極131。用這種方式，在邏輯區(qū)100b處的介電層129的頂面可以高于頂部電極133的頂面。例如，介電層129的厚度可以是大約由于mram單元區(qū)100a中的mram結(jié)構(gòu)可具有不同的寬度，因此mram結(jié)構(gòu)之間的間隙也可具有不同的寬度。具有足夠高度的介電層129可以有助于填充mram結(jié)構(gòu)之間的間隙，從而減輕在間隙之間形的空隙的機會。請注意mram單元區(qū)100a之上的介電層129的頂面可以是不均勻的，因為位于mram結(jié)構(gòu)之間的間隙可具有不同的寬度。直接應(yīng)用在這種表面上的現(xiàn)有的回蝕刻操作可具有均勻地暴露所有mram結(jié)構(gòu)的頂部電極133的問題。本發(fā)明提供了用于解決下面描述的問題的新機制。

在圖17中，停止層137形成在介電層129上方。在一些實施例中，停止層137是氮化硅(sin)停止層。在圖18中，另一介電層138共形地形成在停止層137上方，并且實施cmp操作以去除介電層138。在一些實施例中，介電層138是usg層。請注意，在一些實施例中，因為邏輯區(qū)100b占據(jù)大部分管芯面積，例如，大約97％的管芯區(qū)(與大約3％的mram單元區(qū)100a相比)。同樣，cmp操作的深度與在邏輯區(qū)100b的停止層137的指示強相關(guān)。如圖19所示，cmp操作停止在邏輯區(qū)之上的停止層137的水平位置，并且位于mram單元區(qū)100a上方的介電層138和介電層129的部分被去除。

與現(xiàn)有的操作相比，本發(fā)明在后續(xù)的薄化操作之前使用上面提及的cmp操作以平滑介電層129的表面。在一些實施例中，位于mram單元區(qū)100a上方的介電層129的平滑面可具有大約的粗糙度。位于mram單元區(qū)100a上方的介電層129的平滑面有助于確保在下面的薄化操作中暴露mram單元區(qū)100a中的每個mram結(jié)構(gòu)的頂部電極133。在圖20中，對位于mram單元區(qū)100a上方的平滑的介電層129實施諸如蝕刻工藝的薄化操作使得介電層129的頂面在整個mram單元區(qū)100a中大體是平坦的。如圖20所示，在薄化操作之后頂部電極133的頂面從介電層129暴露。

在圖21到圖23中，通過如圖21所示的回蝕刻操作從邏輯區(qū)100b去除介電層129。因此，mram單元區(qū)100a的高度大于邏輯區(qū)100b的高度。在圖22中，介電層-低k介電層復(fù)合結(jié)構(gòu)180形成為共形地覆蓋mram單元區(qū)100a和邏輯區(qū)100b。在圖22中可以觀察到階差181，因此實施如圖23所示的回蝕刻操作來獲得大體上平坦的頂面以用于后續(xù)在mram單元區(qū)100a和邏輯區(qū)100b中的溝槽的形成。注意，在上述平坦化操作后，介電層-低k介電層復(fù)合結(jié)構(gòu)180的介電層183基本保持在邏輯區(qū)100b中。介電層183被有意地保留以充當用于后續(xù)溝槽形成的保護層。在光刻膠剝離操作期間，介電層183可以阻止酸性溶液損害低k介電層。

在圖24中，光刻膠(未示出)在平坦的介電表面上方被圖案化以形成用于金屬線和金屬通孔的溝槽。例如，在mram單元區(qū)100a中，第n+1金屬線溝槽123a形成在mram結(jié)構(gòu)130上方，暴露mram結(jié)構(gòu)130的頂部電極133的表面。在邏輯區(qū)100b中，第n金屬通孔溝槽和第n+1金屬線溝槽(組合123b)形成在金屬線121’上方，暴露第n金屬線121’的頂面。

在圖25和圖26中，通過例如常規(guī)的雙鑲嵌操作使導(dǎo)電金屬填充金屬線溝槽/金屬通孔溝槽(以下簡稱為“溝槽”)。圖案化的溝槽通過電鍍操作被填充有導(dǎo)電材料，并且使用化學(xué)機械拋光(cmp)操作、蝕刻操作或者其組合從表面去除導(dǎo)電材料的過量部分。下面提供電鍍溝槽的細節(jié)。第n+1金屬線可由w形成，以及更優(yōu)選地由包括alcu的銅(cu)(統(tǒng)稱cu)形成。在一個實施例中，使用鑲嵌操作(本領(lǐng)域所熟知)形成第n+1金屬線123’。首先，溝槽被蝕刻穿過低k介電層。該操作可以通過等離子體蝕刻操作，例如電感耦合等離子體(icp)蝕刻實施。然后，介電層(未示出)襯層可沉積在溝槽側(cè)壁上。在實施例中，襯層材料可包括氧化硅(siox)或者氮化硅(sinx)，其可通過等離子體沉積操作形成，諸如物理汽相沉積(pvd)或者包括等離子體增強的化學(xué)汽相沉積(pecvd)的化學(xué)汽相沉積(cvd)。接著，cu的晶種層被鍍在溝槽中。注意cu的晶種層可鍍在頂部電極133的頂面上方。然后，在溝槽中沉積銅層，接著是例如通過化學(xué)機械拋光(cmp)平坦化銅層，向下直到低k介電層的頂面。暴露的銅表面和介電層可以是共面的。

如圖26中示出的，在去除過量導(dǎo)電金屬的平坦化操作之后，形成在mram單元區(qū)100a和邏輯區(qū)100b中的第n+1金屬線123’，以及在邏輯區(qū)100b中的第n金屬線122。在圖27中，隨后的勢壘層141和第n+1金屬通孔溝槽以及第n+2金屬線溝槽形成在低k介電層中。后續(xù)的處理可進一步包括形成位于襯底上方的各種接觸件/通孔/線和多層互連部件(如金屬層和互連層電介質(zhì))，其被配置成連接集成電路器件中的各種部件或者結(jié)構(gòu)。另外的部件可提供與包括所形成的金屬柵極結(jié)構(gòu)的器件的電互連。例如，多層互連件包括如常規(guī)通孔或接觸件的垂直的互連件，以及如金屬線的水平互連件。各種互連部件可實施包括銅、鎢和/或硅化物的各種導(dǎo)電材料。在一個實施例中，鑲嵌和/或雙鑲嵌操作被用于形成銅相關(guān)的多層互連結(jié)構(gòu)。

本發(fā)明的一些實施例提供用于制造半導(dǎo)體結(jié)構(gòu)的方法。該方法包括：提供襯底；在襯底上方形成mram結(jié)構(gòu)；在mram結(jié)構(gòu)上方形成第一介電層；在第一介電層上方形成停止層；在停止層上方形成第二介電層；以及在沒有暴露mram結(jié)構(gòu)的頂部電極的情況下通過平坦化操作去除第二介電層、停止層以及去除第一介電層的至少部分。

本發(fā)明的一些實施例提供了用于制造半導(dǎo)體結(jié)構(gòu)的方法。該方法包括：提供襯底，襯底包括形成在襯底上的mram單元區(qū)和邏輯區(qū)；形成位于mram單元區(qū)上方的mram結(jié)構(gòu)，其中mram結(jié)構(gòu)的頂面高于邏輯區(qū)的頂面；共形地形成位于mram結(jié)構(gòu)和邏輯區(qū)上方的第一介電層；共形地形成位于第一介電層上方的停止層；共形地形成位于停止層上方的第二介電層；對至少第二介電層實施平坦化操作；以及在邏輯區(qū)上方的停止層的水平位置停止平坦化。

本發(fā)明的一些實施例提供了用于制造半導(dǎo)體結(jié)構(gòu)的方法。該方法包括：提供襯底，襯底包括形成在其上的mram單元區(qū)和邏輯區(qū)，其中邏輯區(qū)具有大于mram單元區(qū)的面積；在mram單元區(qū)上方形成第一mram結(jié)構(gòu)，其中第一mram結(jié)構(gòu)的頂面高于邏輯區(qū)的頂面；在mram單元區(qū)上方形成第二mram結(jié)構(gòu)，其中第二mram結(jié)構(gòu)的頂面與第一mram結(jié)構(gòu)的頂面大體齊平，并且第一mram結(jié)構(gòu)的寬度大于第二mram結(jié)構(gòu)的寬度；在第一和第二mram結(jié)構(gòu)以及邏輯區(qū)上方共形地形成第一介電層以填充第一mram結(jié)構(gòu)和第二mram結(jié)構(gòu)之間的間隙；在第一介電層上方共形地形成停止層；在停止層上方共形地形成第二介電層；以及根據(jù)停止層的指示對至少第二介電層實施平坦化操作。

上面概述了幾個實施例的特征使得本領(lǐng)域技術(shù)人員可較好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)當理解他們可容易地使用本發(fā)明作為基礎(chǔ)以設(shè)計或修改其他工藝和結(jié)構(gòu)以實行相同目的和/或?qū)崿F(xiàn)在此介紹的實施例的相同優(yōu)點。本領(lǐng)域技術(shù)人員也應(yīng)意識到這種等同構(gòu)造沒有脫離本發(fā)明的精神和范圍內(nèi)，并且他們在沒有脫離本發(fā)明的精神和范圍情況下可以做各種改變、代替和更改。

根據(jù)本發(fā)明的一個實施例，提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括：提供襯底；在所述襯底上方形成mram結(jié)構(gòu)；在所述mram結(jié)構(gòu)上方形成第一介電層；在所述第一介電層上方形成停止層；在所述停止層上方形成第二介電層；以及在不暴露所述mram結(jié)構(gòu)的頂部電極的情況下，通過平坦化操作去除所述第二介電層，通過平坦化操作去除所述第二介電層、所述停止層以及去除所述第一介電層的至少部分。

在上述方法中，進一步包括：通過薄化操作暴露所述mram結(jié)構(gòu)的所述頂部電極。

在上述方法中，通過所述平坦化操作去除所述第二介電層、所述停止層以及去除所述第一介電層的所述至少部分包括：通過cmp操作去除所述第二介電層、所述停止層以及去除所述第一介電層的所述至少部分。

在上述方法中，通過所述薄化操作暴露所述mram結(jié)構(gòu)的所述頂部電極包括：通過蝕刻操作暴露所述mram結(jié)構(gòu)的所述頂部電極。

在上述方法中，在所述mram結(jié)構(gòu)上方形成所述第一介電層包括：在所述mram結(jié)構(gòu)上方共形地形成正硅酸乙酯(teos)層。

在上述方法中，在所述mram結(jié)構(gòu)上方形成所述第一介電層包括：在所述mram結(jié)構(gòu)上方共形地形成高密度等離子體氧化物(hdp-氧化物)層。

在上述方法中，在所述第一介電層上方形成所述停止層包括：在所述第一介電層上方共形地形成氮化硅(sin)層。

在上述方法中，在所述停止層上方形成所述第二介電層包括：在所述停止層上方共形地形成未摻雜的硅酸鹽玻璃(usg)層。

根據(jù)本發(fā)明的另一實施例，還提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括：提供襯底，所述襯底包括形成在所述襯底上的mram單元區(qū)和邏輯區(qū)；在所述mram單元區(qū)上方形成mram結(jié)構(gòu)，其中，所述mram結(jié)構(gòu)的頂面高于所述邏輯區(qū)的頂面；在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方共形地形成第一介電層；在所述第一介電層上方共形地形成停止層；在所述停止層上方共形地形成第二介電層；對至少所述第二介電層實施平坦化操作；以及在位于所述邏輯區(qū)上方的所述停止層的水平位置處停止所述平坦化操作。

在上述方法中，在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方形成所述第一介電層包括：在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方共形地形成所述第一介電層以允許位于所述邏輯區(qū)上方的所述第一介電層的頂面高于所述mram結(jié)構(gòu)的所述頂面。

在上述方法中，進一步包括：通過薄化操作暴露所述mram結(jié)構(gòu)的頂部電極。

在上述方法中，對至少所述第二介電層實施所述平坦化操作包括：對至少所述第二介電層實施cmp操作。

在上述方法中，通過所述薄化操作暴露所述mram結(jié)構(gòu)的所述頂部電極，包括：通過蝕刻操作暴露所述mram結(jié)構(gòu)的所述頂部電極。

在上述方法中，在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方形成所述第一介電層包括：在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方共形地形成正硅酸乙酯(teos)層。

在上述方法中，在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方形成所述第一介電層包括：在所述mram結(jié)構(gòu)和所述邏輯區(qū)上方共形地形成高密度等離子體氧化物(hdp-氧化物)層。

根據(jù)本發(fā)明的又一實施例，還提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括：提供襯底，所述襯底包括形成在所述襯底上的mram單元區(qū)和邏輯區(qū)，其中，所述邏輯區(qū)具有比所述mram單元區(qū)更大的面積；在所述mram單元區(qū)上方形成第一mram結(jié)構(gòu)，其中，所述第一mram結(jié)構(gòu)的頂面高于所述邏輯區(qū)的頂面；在所述mram單元區(qū)上方形成第二mram結(jié)構(gòu)，其中，所述第二mram結(jié)構(gòu)的頂面與所述第一mram結(jié)構(gòu)的頂面齊平，并且所述第一mram結(jié)構(gòu)的寬度大于所述第二mram結(jié)構(gòu)的寬度；在所述第一mram結(jié)構(gòu)和所述第二mram結(jié)構(gòu)以及所述邏輯區(qū)上方共形地形成第一介電層以填充位于所述第一mram結(jié)構(gòu)和所述第二mram結(jié)構(gòu)之間的間隙；在所述第一介電層上方共形地形成停止層；在所述停止層上方共形地形成第二介電層；以及根據(jù)所述停止層的指示對至少所述第二介電層實施平坦化操作。

在上述方法中，在所述第一mram結(jié)構(gòu)和所述第二mram結(jié)構(gòu)以及所述邏輯區(qū)上方形成所述第一介電層包括：在所述第一mram結(jié)構(gòu)和所述第二mram結(jié)構(gòu)以及所述邏輯區(qū)上方共形地形成所述第一介電層以使得位于所述邏輯區(qū)上方的所述第一介電層的頂面高于所述第一mram結(jié)構(gòu)和所述第二mram結(jié)構(gòu)的所述頂面。

在上述方法中，還包括：通過薄化操作暴露所述第一mram結(jié)構(gòu)的頂部電極和所述第二mram結(jié)構(gòu)的頂部電極。

在上述方法中，根據(jù)所述停止層的指示對至少所述第二介電層實施所述平坦化操作包括：根據(jù)位于所述邏輯區(qū)上方的所述停止層的指示對至少所述第二介電層實施cmp操作。

在上述方法中，通過所述薄化操作暴露所述第一mram結(jié)構(gòu)的所述頂部電極和所述第二mram結(jié)構(gòu)的所述頂部電極包括：

通過蝕刻操作暴露所述第一mram結(jié)構(gòu)的所述頂部電極和所述第二mram結(jié)構(gòu)的所述頂部電極。

而且，本申請的范圍不旨在限制于說明書中描述的工藝、機器、制造、組合物、手段、方法和步驟的特定實施例。基于本發(fā)明、工藝、機器、制造、組合物、手段、方法或者步驟，當前存在的或者之后要研發(fā)的，本領(lǐng)域普通技術(shù)人員將容易理解根據(jù)本發(fā)明可以大體實施與在此介紹的相應(yīng)實施例相同的目的和/或大體實現(xiàn)相同的結(jié)果。因此，附加權(quán)利要求旨在將這種的工藝、機器、制造、組合物、手段、方法或步驟包括在它們的范圍內(nèi)。