本申請(qǐng)是申請(qǐng)?zhí)枮?01410064641.3、申請(qǐng)日2014年02月25日、發(fā)明名稱為“一種低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元及其制造方法”的分案申請(qǐng)。

本發(fā)明涉及一種集成電路組件結(jié)構(gòu)的制造方法，尤其涉及一種低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元結(jié)構(gòu)的制造方法。

背景技術(shù)：

非揮發(fā)性內(nèi)存(non-volatilememory)具有體積小、重量輕、省電、且數(shù)據(jù)不隨供應(yīng)電源斷電而消失的優(yōu)點(diǎn)，因此非常適合手持式電子裝置的應(yīng)用。目前隨著手持式電子裝置的普及，非揮發(fā)性內(nèi)存確已被大量地采用，舉凡作為多媒體的儲(chǔ)存媒介，或是維持電子系統(tǒng)的正常操作皆有其應(yīng)用。非揮發(fā)性內(nèi)存目前正處于一個(gè)需求量逐年增大，成本與售價(jià)卻逐年降低的正循環(huán)，已為半導(dǎo)體產(chǎn)業(yè)中相當(dāng)重要的產(chǎn)品之一。

請(qǐng)參考美國(guó)專利號(hào)us4,698,787。該抹除非揮發(fā)性內(nèi)存單元為一傳統(tǒng)的堆棧閘式(stack-gate)非揮發(fā)性內(nèi)存結(jié)構(gòu)，具有一懸浮柵極區(qū)(floatinggate)。在該內(nèi)存進(jìn)行寫入“1”的操作時(shí)，利用熱電子注入(hot-electroninjection)的機(jī)制，將足夠數(shù)量的電子陷捕于該懸浮柵極區(qū)內(nèi)，而使該內(nèi)存單位的狀態(tài)為“1”；而在該內(nèi)存進(jìn)行寫入“0”或是抹除的操作時(shí)，利用福勒-諾德漢穿隧(fowler-nordheimtunneling)的機(jī)制，將電子排出該懸浮柵極區(qū)之外，而使該內(nèi)存單位的狀態(tài)為“0”。由于該內(nèi)存單元的狀態(tài)，決定于是否有足夠多的電子陷捕于該懸浮柵極區(qū)內(nèi)，因此即使移除供應(yīng)電源，該內(nèi)存單元的狀態(tài)仍得以維持，故稱為非揮發(fā)性內(nèi)存。然而此一堆棧閘式之非揮發(fā)性內(nèi)存單元有以下缺點(diǎn)：第一、有過(guò)度抹除效應(yīng)。當(dāng)內(nèi)存單元進(jìn)行抹除操作時(shí)，可能導(dǎo)致過(guò)多的電子排出懸浮柵極區(qū)之外，而造成該內(nèi)存單元的等效晶體管組件的臨界電壓為負(fù)電壓，亦即使得該內(nèi)存單元常態(tài)為導(dǎo)通狀態(tài)而造成不必要的漏電流。第二、進(jìn)行抹除的操作時(shí)，需要較大的操作電流；在內(nèi)存進(jìn)行抹除操作時(shí)，源極電壓遠(yuǎn)高于懸浮柵極區(qū)的電壓，因此會(huì)造成柵極引發(fā)漏極漏電流(gate-induceddrainleakage,gidl)效應(yīng)，而產(chǎn)生從源極到基板的漏電流，因此操作上需要一個(gè)供電流能力較強(qiáng)的外接供應(yīng)電源，而使得整體電路的積體化不容易；另外，為了減輕該漏電流的程度，該源極乃以淡摻雜漏極(lightly-dopeddrain)的結(jié)構(gòu)實(shí)現(xiàn)；然而當(dāng)制程能力愈先進(jìn)，而幾何尺寸愈小時(shí)，淡摻雜漏極的結(jié)構(gòu)卻也容易造成信道的碰穿效應(yīng)(punch-througheffect)。因此在小于0.2微米的制程下制造堆棧閘式非揮發(fā)性內(nèi)存時(shí)，便舍棄淡摻雜漏極的結(jié)構(gòu)，而以深n型槽(deepn-well)的方式來(lái)隔離該源極以及基板而避免漏電流。然而為了節(jié)省面積，在一個(gè)由堆棧閘式非揮發(fā)性內(nèi)存所形成的內(nèi)存矩陣中，會(huì)有復(fù)數(shù)個(gè)內(nèi)存單元共享深n型槽；而該共享深n型槽之復(fù)數(shù)個(gè)內(nèi)存單元便由于結(jié)構(gòu)的限制，而必須同時(shí)進(jìn)行抹除的操作，因而犧牲了電路操作上的彈性。最后，在進(jìn)行寫入“1”的操作時(shí)，由于信道的電場(chǎng)強(qiáng)度較大，因此電子發(fā)生穿隧的機(jī)率較低，因而在操作上需要一較大的電流以增加操作速度。

請(qǐng)參考美國(guó)專利號(hào)us5,338,952,us5,414,286，此習(xí)知技術(shù)為一分離閘式(split-gate)非揮發(fā)性內(nèi)存之結(jié)構(gòu)。如圖1所示，與前述之堆棧式(stackgate)習(xí)知技術(shù)相比，其具有額外的一選擇柵極區(qū)。由于該非揮發(fā)性內(nèi)存單元的等效晶體管組件，其信道區(qū)的導(dǎo)通需要懸浮柵極區(qū)以及選擇柵極區(qū)同時(shí)存在大于臨界電壓(threshold)的正電壓，因此可藉由對(duì)選擇柵極區(qū)電壓的控制，而避免常態(tài)漏電流的缺陷。如同前述的堆棧式(stackgate)習(xí)之技術(shù)，為了減輕抹除操作時(shí)的源極gidl漏電流的程度，該源極以淡摻雜漏極(lightly-dopeddrain)的擴(kuò)散結(jié)構(gòu)實(shí)現(xiàn)原籍的濃淡摻雜，使源極件次之濃淡摻雜區(qū)域均擴(kuò)散形成于浮動(dòng)?xùn)艠O下方，以降低源極橫向電場(chǎng)，進(jìn)而降低源極與浮動(dòng)?xùn)艠O間的垂直電場(chǎng)以及所產(chǎn)生的gidl漏電流；然后當(dāng)制程能力越先進(jìn)，而幾何尺寸越小時(shí)，淡摻雜漏極的結(jié)構(gòu)卻也容易造成信道的碰穿效應(yīng)(punch-througheffect)。因此在小于0.2微米的制程下制造堆棧閘式非揮發(fā)性內(nèi)存時(shí)，仍然具有較大的芯片面積。

請(qǐng)參考美國(guó)專利號(hào)us7,009,144,us7,199,424,us7,407,857，此習(xí)知技術(shù)亦為一分離閘式非揮發(fā)性內(nèi)存的結(jié)構(gòu)，其中懸浮柵極區(qū)的底部存在一階梯狀結(jié)構(gòu)，如圖2所示。該發(fā)明與前述之分離閘式非揮發(fā)性內(nèi)存(圖1)習(xí)知技術(shù)相比，此楔形結(jié)構(gòu)雖然不能完全避免在進(jìn)行抹除操作時(shí)，所造成的柵極引發(fā)漏極漏電流效應(yīng)，但此楔形結(jié)構(gòu)的源極區(qū)延伸至階梯狀結(jié)構(gòu)穿隧氧化層的較厚區(qū)域；可大幅降低懸浮柵極區(qū)與源極區(qū)質(zhì)檢的垂直電場(chǎng)度，從而減輕該源極到基板漏電流的程度。然而此非揮發(fā)性內(nèi)存單元的等效晶體管組件，其導(dǎo)通時(shí)導(dǎo)通電流大小將決定于該楔形結(jié)構(gòu)所形成的較厚的柵極介電層，造成該導(dǎo)通電流大小的變異較大，進(jìn)而影響內(nèi)存的良率。且該階梯狀結(jié)構(gòu)浮動(dòng)?xùn)艠O較厚的穿隧介電層，易導(dǎo)致漏極與源極間的短通路現(xiàn)象，進(jìn)而大幅限制該結(jié)構(gòu)的進(jìn)一步微縮的可能。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種非揮發(fā)性內(nèi)存，藉由抹除操作電壓，下浮動(dòng)?xùn)艠O的尖端電廠效應(yīng)，仍能有效進(jìn)行電子能夠減輕柵極引逸出于浮動(dòng)?xùn)艠O并進(jìn)行穿隧至淡摻雜源極區(qū)，同時(shí)避免源極濃摻雜區(qū)與浮動(dòng)?xùn)艠O重疊所造成的高電場(chǎng)與其導(dǎo)致的gidl源極漏電流。

實(shí)現(xiàn)上述目的的技術(shù)方案是：

本發(fā)明一種低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元，包含基板、第一介電層、穿隧介電層、源極絕緣層、選擇柵極區(qū)、懸浮柵極區(qū)、第二介電層、以及控制柵極區(qū)。該基板為一半導(dǎo)體基板，通常為p型硅基板。該基板具有一上表面或一與該上表面相接的溝槽。該基板的一側(cè)以摻雜方式形成一漏極擴(kuò)散區(qū)。該上表面的另一側(cè)以摻雜方式形成一源極區(qū)。該源極區(qū)具有一從濃摻雜區(qū)向漏極一側(cè)延伸的淡摻雜區(qū)形成于基板上表面或一與該基板上表面相接的溝槽的側(cè)墻表面上。源極擴(kuò)散區(qū)及漏極擴(kuò)散區(qū)通常為n型摻雜區(qū)。該第一介電層形成于該基板的上表面，且位于該漏極擴(kuò)散區(qū)一側(cè)。一穿隧介電層，形成于該基板的上表面的淡摻雜源極區(qū)及漏極區(qū)之間，且近淡摻雜源極區(qū)一側(cè)，并與第一介電層連接。一懸浮柵極區(qū)，形成于該穿隧介電層的表面上，且該懸浮柵極區(qū)的源極一側(cè)外緣與源極淡摻雜區(qū)對(duì)齊，并與源極濃摻雜區(qū)形成水平或垂直錯(cuò)位。一控制柵極區(qū)，形成于該懸浮柵極區(qū)的表面上，且該控制柵極區(qū)與該懸浮柵極區(qū)以一第二介電層相絕緣。第一介電層與穿隧介電層上方的選擇柵極與浮動(dòng)?xùn)艠O之間以一絕緣介電層分開。

本發(fā)明又提出一種低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的制造方法，此方法之步驟首先為提供一基板。該基板為一半導(dǎo)體基板，通常為p型硅基板，且該基板具有上表面。接下來(lái)依次為形成第一介電層于該基板的上表面。形成多晶硅選擇柵極區(qū)于該第一介電層之上。形成一選擇柵極區(qū)側(cè)壁絕緣層。藉由硅基板氧化形成穿隧介電層，接著形成自動(dòng)對(duì)準(zhǔn)的浮動(dòng)?xùn)艠O多晶硅。形成一自對(duì)準(zhǔn)淡摻雜源極擴(kuò)散區(qū)并移除多余的多晶硅以保留穿隧氧化層上方的浮動(dòng)?xùn)艠O。形成一離子布植隔離層，該隔離層具有一厚度阻擋離子布植的水平方向摻雜；然后以垂直方向離子布植形成源極濃摻雜區(qū)，并與穿隧介電層上方的浮動(dòng)?xùn)艠O形成水平方向的錯(cuò)位。接著于該懸浮柵極區(qū)及該選擇柵極區(qū)之上，形成一第二介電層。于該第二介電層之上，形成一控制柵極區(qū)。最后以摻雜方式形成一漏極擴(kuò)散區(qū)，漏極擴(kuò)散區(qū)通常為n型摻雜區(qū)。

本發(fā)明又提出另一種低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之制造方法，此方法之步驟首先為提供一基板。該基板為一半導(dǎo)體基板，通常為p型硅基板，且該基板具有上表面。接下來(lái)依次為形成第一介電層于該基板的上表面。形成多晶硅選擇柵極區(qū)于該第一介電層之上。形成一選擇柵極區(qū)側(cè)壁絕緣層。藉由硅基板氧化形成穿隧介電層。以多晶硅化學(xué)沉積以及平坦化處理形成等高度的第一絕緣層與浮動(dòng)?xùn)艠O多晶硅的上表面，再施以多晶硅回蝕刻(etch-back)形成一凹陷的浮動(dòng)?xùn)艠O多晶硅的上表面，形成一自對(duì)準(zhǔn)隔離側(cè)墻，以蝕刻方式去除多余的多晶硅以保留穿隧氧化層上方的浮動(dòng)?xùn)艠O。接著繼續(xù)向下蝕刻形成一硅基板的凹陷溝槽。形成一離子布植隔離層，該隔離層厚度可以為較前述制造方法為薄；以斜角度離子布植形成源極淡摻雜區(qū)，然后以垂直方向離子布植形成源極濃摻雜區(qū)，并與穿隧介電層上方的浮動(dòng)?xùn)艠O形成垂直方向的錯(cuò)位。以一快速氧化修補(bǔ)離子布植晶格缺陷，接著以氧化硅化學(xué)沉積填滿該溝槽，以平坦化處理形成等高度的第一絕緣層與溝槽絕緣氧化硅的上表面，再施以硅回蝕刻(etch-back)形成一凹陷的溝槽絕緣氧化硅的上表面。接著于該懸浮柵極區(qū)及該選擇柵極區(qū)之上，形成一第二介電層。于該第二介電層之上，形成一控制柵極區(qū)。最后以摻雜方式形成一漏極擴(kuò)散區(qū)，漏極擴(kuò)散區(qū)通常為n型摻雜區(qū)。

本發(fā)明有鑒于源極抹除操作下浮動(dòng)?xùn)艠O多晶硅指向源極擴(kuò)散區(qū)為具有尖端電廠效應(yīng)，其電子穿隧所需的浮動(dòng)?xùn)艠O尖端電場(chǎng)于源極濃摻雜的重疊與否已無(wú)太大影響。而本發(fā)明之功效在于，由于低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之懸浮柵極區(qū)僅與源極延伸的淡摻雜區(qū)重疊，而與源極濃摻雜形成一水平方向或垂直方向錯(cuò)位，因而源極區(qū)與p型硅基板之間的水平與垂直電場(chǎng)強(qiáng)度能夠被有效地降低，因而減小了柵極引發(fā)源極漏電流效應(yīng)所造成的源極擴(kuò)散區(qū)到p型硅基板的漏電流，也進(jìn)而減低了供應(yīng)電源的供電流能力需求，使整體電路的積體化較易實(shí)現(xiàn)。

附圖說(shuō)明

圖1為與本發(fā)明相關(guān)之一先前技術(shù)剖面示意圖；

圖2為與本發(fā)明相關(guān)的另一先前技術(shù)剖面示意圖；

圖3為本發(fā)明的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元第一實(shí)施例的剖面示意圖；

圖4a為本發(fā)明的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元第一實(shí)施例制造方法的形成選擇柵極區(qū)，第一絕緣層，以及側(cè)壁隔離層結(jié)構(gòu)的示意圖；

圖4b為基于圖4a的結(jié)構(gòu)形成穿隧氧化層結(jié)構(gòu)的示意圖；

圖4c為基于圖4b的結(jié)構(gòu)形成懸浮柵極側(cè)壁的示意圖；

圖4d為基于圖4c的結(jié)構(gòu)形成懸浮柵極區(qū)以及源極淡摻雜區(qū)的示意圖；

圖4e為基于圖4d的結(jié)構(gòu)形成離子布植隔離層的示意圖；

圖4f為基于圖4e的結(jié)構(gòu)形成源極濃摻雜區(qū)的示意圖；

圖4g為基于圖4f的結(jié)構(gòu)形成離子布植隔離層的另一種方法的示意圖；

圖4h為基于圖4f，4g的結(jié)構(gòu)形成漏極區(qū)以及源極氧化層的示意圖；

圖4i為基于圖4h的結(jié)構(gòu)形成第二介電層以及控制柵極區(qū)的示意圖；

圖5為本發(fā)明的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的第二實(shí)施例的示意圖；

圖6a為本發(fā)明的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的第二實(shí)施例制造方法中形成選擇柵極區(qū)，第一絕緣層，以及側(cè)壁隔離層結(jié)構(gòu)的示意圖；

圖6b為基于圖6a的結(jié)構(gòu)形成穿隧氧化層結(jié)構(gòu)的示意圖；

圖6c為基于圖6b的結(jié)構(gòu)形成懸浮柵極多晶硅覆蓋平坦化結(jié)構(gòu)的示意圖；

圖6d為基于圖6c的結(jié)構(gòu)形成懸浮柵極多晶硅覆蓋回蝕刻結(jié)構(gòu)的示意圖；

圖6e為基于圖6d的結(jié)構(gòu)形成自對(duì)準(zhǔn)蝕刻阻擋層的示意圖；

圖6f為基于圖6e的結(jié)構(gòu)形成源極溝槽區(qū)的示意圖；

圖6g為基于圖6f的結(jié)構(gòu)形成源極溝槽區(qū)的源極濃淡摻雜區(qū)結(jié)構(gòu)示意圖；

圖6h為基于圖6g的結(jié)構(gòu)形成半填滿源極溝槽區(qū)的源極絕緣結(jié)構(gòu)示意圖；

圖6i為基于圖6h的結(jié)構(gòu)形成第二介電層以及控制柵極區(qū)的示意圖；

圖6j為本發(fā)明的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元第二實(shí)施例的剖面示意圖；

標(biāo)記說(shuō)明：1為p型硅基板，1a為上表面，2為溝槽底部表面，2a為溝槽底面表面，2b為溝槽側(cè)面表面，3為選擇柵極區(qū)，4為第一絕緣層，5為穿隧介電層，6為源極絕緣層，7為多晶硅層，8為懸浮柵極區(qū)，9為漏極區(qū)，10為源級(jí)區(qū)，11為第二介電層，12為控制柵極區(qū)，13為第一介電層，15為氮化硅側(cè)壁隔離層，17為二氧化硅或氮化硅復(fù)合側(cè)壁絕緣層，18為二氧化硅或氮化硅側(cè)壁隔離層。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

以下說(shuō)明內(nèi)容的技術(shù)用語(yǔ)參照本技術(shù)領(lǐng)域習(xí)慣用語(yǔ)，如本說(shuō)明書對(duì)部分用語(yǔ)有加以說(shuō)明或定義，該部分用語(yǔ)的解釋以本說(shuō)明書說(shuō)明或定義為準(zhǔn)。另外，本說(shuō)明書所提及用語(yǔ)「上」、「下」、「于」等，在實(shí)施為可能的前提下，涵義可包含直接或間接地在某物或某參考對(duì)象之「上」、「下」，以及直接或間接地「于」某物或某參考對(duì)象，所謂「間接」是指其間尚有中間物或物理空間存在；當(dāng)提及「鄰近」、「之間」等用語(yǔ)時(shí)，在實(shí)施為可能的前提下，涵義可包含兩物或兩參考對(duì)象間存在其它中間物或空間，以及不存在其它中間物或空間。再者，以下內(nèi)容關(guān)于半導(dǎo)體制程，對(duì)于半導(dǎo)體制程領(lǐng)域所習(xí)見的氧化層生成、微影、蝕刻、清洗、擴(kuò)散、離子布植、化學(xué)暨物理氣相沉積等技術(shù)，若不涉及本發(fā)明的技術(shù)特征，將不予贅述。此外，圖標(biāo)所示組件的形狀、尺寸、比例等僅為示意，說(shuō)明書中敘述的參數(shù)與制程能力有關(guān)，是供本技術(shù)領(lǐng)域具有通常知識(shí)者了解本發(fā)明之用，而非對(duì)本發(fā)明之實(shí)施范圍加以限制。另外，說(shuō)明書中敘述的制造方法針對(duì)單一非揮發(fā)性內(nèi)存組件的制造而描述者，事實(shí)上本技術(shù)領(lǐng)域具有通常知識(shí)者皆可利用習(xí)知技術(shù)，而據(jù)以實(shí)施具產(chǎn)業(yè)利用性之由復(fù)數(shù)個(gè)非揮發(fā)性內(nèi)存單元所構(gòu)成的非揮發(fā)性內(nèi)存矩陣。

圖3為本發(fā)明低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的剖面示意圖。

請(qǐng)參考圖3所示。圖3包含了左右相對(duì)稱的兩組低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元，以下針對(duì)圖中位于左半部的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元作說(shuō)明。該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元包含一基板，該基板通常為一p型硅基板1。該p型硅基板1具有一上表面1a。該p型硅基板1中設(shè)置一n型摻雜層形成一漏極擴(kuò)散區(qū)9，以及另一n型摻雜層形成一源極擴(kuò)散區(qū)10，其中n型摻雜區(qū)10a即為濃度較淡的摻雜區(qū)；該漏極擴(kuò)散區(qū)9與該源極擴(kuò)散區(qū)10并不相鄰。

如圖3所示，該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元亦包含一第一介電層13、一穿隧介電層5、一選擇柵極區(qū)3、一第一絕緣層4、一懸浮柵極區(qū)8以及一控制柵極區(qū)12。

該第一介電層13是一柵極介電層,通常為氧化層，形成于該p型硅基板1的上表面1a上。第一介電層13厚度介于0.5納米至10納米之間，該第一介電層13厚度亦可等同于任何邏輯閘介電層厚度。

穿隧介電層5,通常為一二氧化硅穿隧絕緣層，形成于第一介電層13與源極區(qū)10之間，并與源極淡摻雜區(qū)10a相接或者部分重疊，且穿隧介電層5的厚度介于5納米至15納米之間，通常為10納米。

該選擇柵極區(qū)3形成于該第一介電層13之上。該第一絕緣層4形成于選擇柵極區(qū)3之上。該懸浮柵極區(qū)8形成于該穿隧介電層5a之上，且該懸浮柵極區(qū)8的源極側(cè)邊緣與源極淡摻雜區(qū)10a相接或者部分重疊。懸浮柵極區(qū)8與選擇柵極區(qū)3以及該第一絕緣層4以一側(cè)壁絕緣層17,通常為二氧化硅或二氧化硅與氮化硅之復(fù)合層,相隔而形成于該的側(cè)面上；前述側(cè)壁絕緣層17厚度介于10納米至30納米之間，較佳為20納米。該第二介電層11通常為二氧化硅與氮化硅之復(fù)合層，形成于該懸浮柵極區(qū)8及該第一絕緣層4之上；第二介電層11的厚度介于10納米至20納米之間。

該控制柵極區(qū)12的厚度通常為100納米，至少局部的控制柵極區(qū)12形成于該懸浮柵極區(qū)8之上，且該控制柵極區(qū)12與該懸浮柵極區(qū)8以該第二介電層11相絕緣。

如圖3所示，該懸浮柵極區(qū)8在電性上為絕緣狀態(tài)，與外界并無(wú)電性上相連接的關(guān)系；然而藉由控制該控制柵極區(qū)12的電壓，可利用電容耦合方式間接控制該懸浮柵極區(qū)8的電壓。

由于低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的懸浮柵極區(qū)8位于源極擴(kuò)散區(qū)淡摻雜區(qū)10a的上方，使得當(dāng)該非揮發(fā)性內(nèi)存進(jìn)行抹除操作時(shí)，源極擴(kuò)散區(qū)10與浮動(dòng)?xùn)艠O8因水平方向距離錯(cuò)位使源極濃摻雜區(qū)擴(kuò)散的垂直電場(chǎng)大為降低,且源極淡摻雜區(qū)10a與懸浮柵極區(qū)8因尖端電場(chǎng)效應(yīng)而仍有效率地于穿隧介電層進(jìn)行電子穿隧,因而浮動(dòng)?xùn)艠O區(qū)8與p型硅基板1之間的源極漏電流效應(yīng)能夠被有效地降低，進(jìn)而減小了供應(yīng)電源的供電流能力需求，使整體電路的積體化較易實(shí)現(xiàn)。

圖3所示的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的一種制造方法將敘述如下。

請(qǐng)參考圖4a至圖4i，其為本發(fā)明所揭露的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的一種制造方法實(shí)施例示意圖，其可應(yīng)用于低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的制造上。此實(shí)施例包含下列步驟。

如圖4a所示，準(zhǔn)備一基板，例如一p型硅基板1。該p型硅基板具有一上表面1a。

如圖4a所示，利用熱氧化法或其它氧化法，在該p型硅基板之上表面1a形成一第一介電層13。第一介電層13通常為二氧化硅柵極氧化層或其它高-k值介電層，其厚度介于1納米至10納米之間。

如圖4a所示，形成一選擇柵極區(qū)3以及一第一絕緣層4于第一介電層13上。詳細(xì)步驟說(shuō)明如下，在該第一介電層13的整個(gè)表面上，依次形成一厚度為100納米的多晶硅層，以及一厚度為100納米的絕緣層。該絕緣層材質(zhì)可以為氮化硅(sin)或是硅酸乙脂(tetraethylorthosilicate,teos)。然后以一蝕刻阻擋圖樣層形成于該絕緣層之上，在蝕刻阻擋圖樣形成之后，進(jìn)行選擇性蝕刻，以蝕刻一部份該多晶硅層以及該絕緣層，以形成選擇柵極區(qū)3以及第一絕緣層4。

如圖4a所示，移除該蝕刻阻擋圖樣層，并利用高溫氧化沉積法(high-temperatureoxide(hto)depositionprocess)，形成一二氧化硅絕緣層于已具有該選擇柵極區(qū)3以及該第一絕緣層4的該p型硅基板1的整個(gè)表面之上。該二氧化硅絕緣層亦可能與另一氮化硅spacer(10納米至20納米)形成復(fù)合層覆蓋于該選擇柵極區(qū)3以及該第一絕緣層4的側(cè)壁表面之上。二氧化硅絕緣層覆蓋范圍包含外露部份的該二氧化硅柵極氧化層、該選擇柵極區(qū)3及該第一絕緣層4的側(cè)面、以及該第一絕緣層4的上方。二氧化硅絕緣層厚度介于10納米至30納米之間。該二氧化硅絕緣層在該選擇柵極區(qū)3及該第一絕緣層4的側(cè)面部份形成一二氧化硅或上述復(fù)合側(cè)壁絕緣層17；至此，該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之剖面圖如圖4a所示。

如圖4b所示，去除基板1a表面上的殘余絕緣層，接著利用熱氧化法(thermaloxidation)或同步蒸氣氧化法(issg)，在基板1a之上形成一穿隧介電層5，其厚度介于5納米至15納米之間。

如圖4c所示，在圖4b所示的結(jié)構(gòu)表面上，形成一多晶硅層7，且厚度介于20納米至200納米之間，較佳為100納米。對(duì)該多晶硅層7進(jìn)行反應(yīng)性離子蝕刻(reactiveionetching，rie)，該蝕刻法具有很好的方向性，最后的該多晶硅層7只留下位于選擇柵極區(qū)3以及該第一絕緣層4側(cè)面的部分，至此，該非揮發(fā)性內(nèi)存的剖面圖如圖4c所示。

如圖4d所示，利用布植法(implantation)，將n型原子，較佳為砷(arsenic)或磷(phosphorus)原子，摻雜(doping)進(jìn)上述選擇柵極區(qū)3及第一絕緣層4的一側(cè)，濃度為每平方公分10的12次方至每平方公分10的14次方，形成一n型淡摻雜區(qū)10a，該淡摻雜區(qū)亦可以為濃淡深淺漸次摻雜結(jié)構(gòu)。

如圖4e所示，形成一均勻覆蓋離子布植隔離層18，該隔離層材質(zhì)可以為氮化硅(sin)或是硅酸乙酯(tetraethylorthorsilicate,teos)，其厚度為10納米至50納米。

如圖4f所示，利用布植法(implantation)，將n型原子，較佳為砷(arsenic)原子，摻雜(doping)進(jìn)上述源極淡摻雜區(qū)，濃度為每平方公分10的14次方至每平方公分10的16次方，形成一n型濃摻雜區(qū)10。至此，該非揮發(fā)性內(nèi)存的剖面圖如圖4f所示。

如圖4g所示，為另一種源極濃摻雜完成結(jié)構(gòu)，其不同于圖4e在于回蝕刻(etchback)該均勻覆蓋的離子布植隔離層18，形成離子布植隔離層18側(cè)墻，而除去源極淡摻雜區(qū)10a的上表面的離子布植隔離層則有利于低能量離子布植的遂行，進(jìn)一步降低離子布植所造成的硅晶格缺陷與降低源極阻抗。

如圖4h所示，在圖4g所示去除離子布植隔離層18后的表面上，形成一快速氧化離子布植修補(bǔ)層與ono(oxide/nitride/oxide)介電層，為一第二介電層11，且厚度介于10納米至20納米之間，較佳為15納米。該快速氧化離子布植修補(bǔ)層同時(shí)于源極上方因濃摻雜加速氧化形成較厚的源極絕緣層6。

如圖4i所示，于該第二介電層11之上，形成一控制柵極區(qū)12。例如在該第二介電層11的整個(gè)表面上，形成一多晶硅層，其厚度為100納米，接著形成另一蝕刻阻擋圖樣層，進(jìn)行選擇性蝕刻，留下的該多晶硅層即定義了一控制柵極區(qū)12，該控制柵極區(qū)12主要覆蓋于該懸浮柵極區(qū)8之上，接著移除該蝕刻阻擋圖樣層；至此該非揮發(fā)性內(nèi)存的主要結(jié)構(gòu)已完成，其剖面圖如圖4i所示。

本發(fā)明的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元的另一實(shí)施例，如圖5所示，其制造方法將敘述如下。

請(qǐng)參考圖6a至圖6j，其是本發(fā)明所揭露的非揮發(fā)性內(nèi)存的另一種制造方法實(shí)施例示意圖。

圖6a的形成步驟與圖4a相同，請(qǐng)參考圖4a的相關(guān)說(shuō)明。

圖6b的形成步驟與圖4b相同，請(qǐng)參考圖4b的相關(guān)說(shuō)明。

如圖6c所示，在圖6b所示的結(jié)構(gòu)表面上，施以化學(xué)沉積(cvd)與回蝕刻(etchback)或機(jī)械研磨(cmp)，形成的平坦化多晶硅層7。該第一絕緣層4與浮動(dòng)?xùn)艠O區(qū)3多晶硅的上表面為等高度。

如圖6d所示，對(duì)該多晶硅層7進(jìn)行反應(yīng)性離子蝕刻(reactiveionetching，rie)，該蝕刻法具有很好的方向性，最后的該多晶硅層7相對(duì)于第一絕緣層4有一高度落差，該高度落差為20納米至100納米，較佳為50納米。至此，該非揮發(fā)性內(nèi)存的剖面圖如圖6d所示。

如圖6e所示，形成一自對(duì)準(zhǔn)的蝕刻阻擋層15，該蝕刻阻擋層15通常為化學(xué)沉積氧化硅或氮化硅。

如圖6f所示，以自對(duì)準(zhǔn)的蝕刻阻擋層15為阻擋，進(jìn)行反應(yīng)性離子方向性蝕刻，出去蝕刻阻擋層15未覆蓋的下方多晶硅以及硅基板1的一部分，形成一凹陷的源極溝槽區(qū)2。該源極溝槽具有一側(cè)面表面2b與底部2a。硅基板相對(duì)于穿隧氧化層5的蝕刻深度(即2b深度)為50納米至150納米。

如圖6g所示，形成一均勻覆蓋的離子布植隔離層18，該隔離層材質(zhì)可以為氮化硅(sin)或是硅酸乙酯(tetraethylorthosilicate,teos)，其厚度為5納米至25納米。利用斜角度以及垂直角度離子布植法(implantation)，將n型原子，通常為磷(phosphorus)及砷(arsenic)原子，依次摻雜(doping)進(jìn)上述凹陷的源極溝槽區(qū)2，其中斜角度離子布植摻雜的淡摻雜濃度為每平方公分10的12次方至每平方公分10的14次方，以垂直角度離子布植摻雜的淡摻雜濃度為每平方公分10的14次方至每平方公分10的16次方。至此，該非揮發(fā)性內(nèi)存的剖面圖如圖6g所示。

如圖6h所示，去除離子布植隔離層18，利用一化學(xué)沉積(cvd)與回蝕刻(etchback)或機(jī)械研磨(cmp)，形成的平坦化且半填滿于源極溝槽區(qū)2的源極絕緣層6。該源極絕緣層6的表面高于穿隧氧化層5。至此，該非揮發(fā)性內(nèi)存的剖面圖如圖6h所示。

如圖6i所示，形成一ono(oxide/nitride/oxide)介電層，為一第二介電層11，且厚度介于10納米至20納米之間，較佳為15納米；于該第二介電層11之上，形成一控制柵極區(qū)12。例如在該第二介電層11的整個(gè)表面上，形成一多晶硅層，其厚度為100納米，接著形成另一蝕刻阻擋圖案層，進(jìn)行選擇性蝕刻，留下該多晶硅層即定義了一控制柵極區(qū)12，該控制柵極區(qū)12主要覆蓋于該懸浮柵極區(qū)8之上，接著移除該蝕刻阻擋圖案層。至此，該非揮發(fā)性內(nèi)存的主要結(jié)構(gòu)已完成，其剖面圖如圖6j所示。

以下對(duì)本發(fā)明的低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之操作方法作說(shuō)明。

進(jìn)行抹除的操作，也就是對(duì)該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元進(jìn)行寫入“1”的操作時(shí)，在源極區(qū)10施以6伏特的電壓，在控制柵極區(qū)12施以負(fù)9伏特的電壓，在漏極區(qū)9以及選擇柵極區(qū)3則施以0伏特的電壓；由于懸浮柵極區(qū)8與控制柵極區(qū)12之間存在一等效電容，其電容值遠(yuǎn)大于懸浮柵極區(qū)8與源極區(qū)10之間存在的等效電容電容值，因此控制柵極區(qū)12與源極區(qū)10之間所施以的電壓差，將大部份反應(yīng)在懸浮柵極區(qū)8與源極區(qū)10之電壓差上，即懸浮柵極區(qū)8的電壓約在負(fù)8v；根據(jù)福勒-諾德漢穿隧原理，此時(shí)電子將從懸浮柵極區(qū)8經(jīng)位于底部之穿隧介電層5穿隧而進(jìn)入源極區(qū)10，最后該懸浮柵極區(qū)8之等效極性為正電。

而由于源極區(qū)10與控制柵極區(qū)12的電壓差高達(dá)約14伏特，且源極區(qū)10為較高電壓，因此將引發(fā)能帶間穿隧(band-to-bandtunneling)效應(yīng)，或稱柵極引發(fā)汲(源)極漏電流(gateinduceddrainleakage,gidl)效應(yīng)，造成源極區(qū)10與p型硅基板1之間的崩潰電壓(breakdownvoltage)降低，而導(dǎo)致一從源極區(qū)10至p型硅基板1的漏電流，此漏電流大小一方面決定于源極區(qū)10與p型硅基板1之間的電場(chǎng)強(qiáng)度。本發(fā)明所揭露的非揮發(fā)性內(nèi)存結(jié)構(gòu)，由于其源極區(qū)10可以有較大的橫向延伸空間，且形成一淡摻雜源極的結(jié)構(gòu)，因此可以有效地降低該電場(chǎng)強(qiáng)度，而大大地降低了該漏電流大小，進(jìn)而提高了供應(yīng)電源的利用效率，也減低電路于操作時(shí)的溫升程度，延長(zhǎng)了電路的使用壽命。

進(jìn)行寫入“0”的操作時(shí)，在源極區(qū)10施以5伏特至6伏特的電壓，在控制柵極區(qū)12施以9伏特之電壓，在漏極區(qū)9施以0至0.5伏特之電壓，而在選擇柵極區(qū)3則施以約1伏特之電壓，該1伏特乃略高于該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之等效晶體管組件之臨界電壓，而使該等效晶體管組件處于次導(dǎo)通之狀態(tài)；該次導(dǎo)通之狀態(tài)使得該等效晶體管組件導(dǎo)通微安培(microampere,ua)級(jí)之電流，且電流方向乃由源極區(qū)10出發(fā)，在p型硅基板1之中緊貼著側(cè)墻5的通道部份，并在第一介電層13的下方直角轉(zhuǎn)彎后，經(jīng)選擇柵極區(qū)3的正下方通道部份而流入漏極區(qū)9；至于電子流的流動(dòng)方向則與電流相反。此時(shí)懸浮柵極區(qū)8隨著控制柵極區(qū)12之偏壓而處于較高電壓的狀態(tài)，因此浮動(dòng)?xùn)艠O區(qū)下方信道5部份亦處于較高電壓的部份，然而在第一介電層13下方信道部份之電壓則由于該等效晶體管組件處于次導(dǎo)通之狀態(tài)而相對(duì)較低；因此當(dāng)電子流由第一介電層13下方之信道部份進(jìn)入5的通道部份時(shí)，其對(duì)應(yīng)的電壓變化(約5伏特)將產(chǎn)生一個(gè)高電場(chǎng)區(qū)域，而引發(fā)熱電子注入機(jī)制，部份電子將由該高電場(chǎng)區(qū)域經(jīng)穿隧介電層5穿隧而進(jìn)入懸浮柵極區(qū)8，最后該懸浮柵極區(qū)8由于陷捕足夠數(shù)量之電子于其中，而使其等效極性為負(fù)電。

進(jìn)行讀取的操作時(shí)，在源極區(qū)10以及控制柵極區(qū)12施以0伏特的電壓(或控制柵極區(qū)12亦可施以vcc之電壓，此vcc為內(nèi)存電路的供電電壓值，例如0.18微米制程下，此電壓通常為1.8伏特)，在漏極區(qū)9施以約1伏特的電壓，而在選擇柵極區(qū)3則施以vcc之電壓，此時(shí)，選擇柵極區(qū)3下方的信道部份為導(dǎo)通狀態(tài)。假設(shè)該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之儲(chǔ)存狀態(tài)為“0”，亦即該懸浮柵極區(qū)8之等效極性為負(fù)電，則浮動(dòng)?xùn)艠O區(qū)下方的信道部份5并不導(dǎo)通，亦即信道之電流大小幾乎為0；另一方面，假設(shè)該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之儲(chǔ)存狀態(tài)為“1”，亦即該懸浮柵極區(qū)8的等效極性為正電，則浮動(dòng)?xùn)艠O區(qū)下方之信道部份5亦為導(dǎo)通狀態(tài)，此時(shí)信道存在電流，大小約為30微安培。藉由偵測(cè)信道電流大小，該低電場(chǎng)源極抹除非揮發(fā)性內(nèi)存單元之儲(chǔ)存內(nèi)容即可得知。

以上結(jié)合附圖實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域中普通技術(shù)人員可根據(jù)上述說(shuō)明對(duì)本發(fā)明做出種種變化例。因而，實(shí)施例中的某些細(xì)節(jié)不應(yīng)構(gòu)成對(duì)本發(fā)明的限定，本發(fā)明將以所附權(quán)利要求書界定的范圍作為本發(fā)明的保護(hù)范圍。