本發(fā)明通常涉及用以在完全耗盡絕緣體上硅(fullydepletedsilicon-on-insulator；fdsoi)中實(shí)施后偏置(backbias)的布局及布線方法。

背景技術(shù)：

采用soi技術(shù)實(shí)施的集成電路提供一定數(shù)量的優(yōu)點(diǎn)。對于同等性能，此類電路通常具有較低的功耗并且還引起較低的寄生電容，從而提升開關(guān)速度。而且，采用soi技術(shù)可避免采用塊體技術(shù)的cmos晶體管所遇到的閂鎖(latch-up)現(xiàn)象。另外，soi集成電路對于電離輻射的影響更不敏感并因此在此類輻射可引起操作問題的應(yīng)用中(尤其在空間應(yīng)用中)更加可靠。一般來說，soi集成電路可包括sram存儲(chǔ)器或邏輯門。

由于采用fdsoi技術(shù)的溝道的摻雜幾乎為零(約10¹⁵cm^-3)，晶體管的溝道的摻雜水平無法顯示實(shí)質(zhì)的變化，從而阻止以此種方式區(qū)分閾值電壓。依據(jù)通常的方法，具有不同閾值電壓的晶體管通過針對這些晶體管集成不同的柵極材料來實(shí)施。不過，此類型集成電路的實(shí)際實(shí)施在技術(shù)上具有挑戰(zhàn)性。

為了使采用fdsoi技術(shù)的不同晶體管具有不同的閾值電壓，已知的方法是使用布置于薄絕緣氧化物層與硅襯底之間的偏置接地平面(也被稱為“utbox技術(shù)”)。通過調(diào)整接地平面的摻雜及偏置，可針對不同的晶體管定義閾值電壓的范圍。相應(yīng)地，針對各種應(yīng)用可實(shí)現(xiàn)低閾值電壓晶體管(也被稱為“l(fā)vt”(通常400mv))、高閾值電壓晶體管(也被稱為“hvt”(通常550mv))，以及中閾值電壓晶體管(通常450mv)。

已提出開發(fā)fdsoi集成電路結(jié)構(gòu)，其中，有關(guān)此類型電路的任意技術(shù)開發(fā)所帶來的實(shí)際問題在于：現(xiàn)有設(shè)計(jì)工具可能證明是不兼容的或者可能需要大量的計(jì)算開發(fā)。一般來說，集成電路的設(shè)計(jì)人員使用計(jì)算機(jī)輔助設(shè)計(jì)(computerassisteddesign；cad)以制造半導(dǎo)體裝置。實(shí)際上，大電路過于復(fù)雜，以致無法手工設(shè)計(jì)，且需要適當(dāng)?shù)挠?jì)算工具，尤其是為了避免設(shè)計(jì)錯(cuò)誤的風(fēng)險(xiǎn)。對于當(dāng)前的技術(shù)節(jié)點(diǎn)，必須考慮許多參數(shù)以避免電路故障。

現(xiàn)有技術(shù)中所使用的cad使用功能輸入規(guī)格。此功能規(guī)格說明電路的期望功能，以及非功能約束(表面面積、成本、功耗等)。而且，cad以輸出計(jì)算機(jī)文件的形式提供集成電路的表示(通常采用gdsii或最近的oasis格式)。此計(jì)算機(jī)文件定義將要被實(shí)施的集成電路的掩膜的圖形，以使這些掩膜可被制造。接著，所生產(chǎn)的掩膜可用于光刻步驟期間半導(dǎo)體生產(chǎn)單元中的電路的生產(chǎn)。

cad被分成多個(gè)步驟：在第一個(gè)步驟中，定義集成電路的設(shè)計(jì)及總體架構(gòu)，以電路的功能規(guī)格開始。在很高層級(jí)建模完整系統(tǒng)(硬件及軟件)，以就應(yīng)用要求驗(yàn)證所選架構(gòu)的性能。通常采用verilog、vhdl、spice或其它語言設(shè)計(jì)集成電路的架構(gòu)。

然后，執(zhí)行優(yōu)化步驟，其被稱為平面規(guī)劃(floorplanning)。此步驟需要?jiǎng)?chuàng)建芯片上的邏輯門、源及接合、輸入/輸出，以及微電路(復(fù)雜組件例如過程源、dsp、存儲(chǔ)器等)的布局圖。

接著，執(zhí)行電路的邏輯合成，其中，在寄存器傳輸層級(jí)(registertransferlevel；rtl)建模電路。此建模以時(shí)序元件以及該時(shí)序元件的不同輸入/輸出與集成電路的主輸入/輸出之間的邏輯組合的形式描述集成電路的實(shí)施。該建模提供由邏輯門及基本元件組成的網(wǎng)絡(luò)。此建模通常采用專用語言例如verilog或vhdl。rtl建?？勺詣?dòng)合成為源自標(biāo)準(zhǔn)單元庫的組合(與、或、多路復(fù)用器門等)及時(shí)序(同步d觸發(fā)器等)邏輯門。元件的布局在此階段尚未明確，而是以執(zhí)行期望功能所必需的元件的列表的形式發(fā)生。

在該邏輯合成之后接著執(zhí)行布局及布線步驟，在此步驟期間，在門網(wǎng)表中定義的集成電路的不同組件依據(jù)要解決的問題被自動(dòng)布局并連接。實(shí)際上，該布局及布線過程包括優(yōu)化難題，其需要元啟發(fā)式技術(shù)。

在該布局及布線步驟之后接著生成蝕刻掩膜的拓?fù)鋱D。在采用utbox-fdsoi技術(shù)的電路的邏輯合成期間，為了對設(shè)計(jì)過程及可用的cad工具具有盡可能小的影響，已知執(zhí)行選自包括塊體技術(shù)組件的庫的標(biāo)準(zhǔn)單元的布局及布線步驟。在該布局及布線步驟之后接著執(zhí)行自動(dòng)轉(zhuǎn)換，以將采用塊體技術(shù)定義的電路轉(zhuǎn)換為采用utbox-fdsoi技術(shù)的電路。尤其，可在該布局及布線步驟之后接著執(zhí)行此類型的自動(dòng)轉(zhuǎn)換，以繼續(xù)生成蝕刻掩膜的拓?fù)鋱D，其中，該標(biāo)準(zhǔn)單元的大量參數(shù)在塊體技術(shù)中或在utbox-fdsoi技術(shù)中可為相同。

此類庫的標(biāo)準(zhǔn)單元大多包括實(shí)施于fdsoi襯底的上層硅中的一對nmos晶體管及pmos晶體管。該硅層懸于具有所謂極薄厚度(通常小于50納米)的絕緣氧化物層之上。在該nmos的該氧化物層下方設(shè)置接地平面或后柵極并在該pmos的該氧化物層下方設(shè)置接地平面或后柵極。各接地平面通過從深隔離溝槽下方經(jīng)過的相應(yīng)阱來偏置。該些晶體管的閾值電壓尤其通過對該些阱施加適當(dāng)?shù)钠秒妷簛碚{(diào)整。為增加調(diào)整閾值電壓的可能性，針對該nmos晶體管或該pmos晶體管，該接地平面的摻雜可為n型或p型。該pmos晶體管的該接地平面由n型摻雜阱偏置，而該nmos晶體管的該接地平面由p型摻雜阱偏置。

例如從文檔us6,560,753b2、us2015/0318407a1以及us2006/0134853a1已知具有連接單元以在塊體技術(shù)中實(shí)施標(biāo)準(zhǔn)單元后偏置架構(gòu)的集成電路。從文檔us8,443,306b1已知平面可兼容fdsoi設(shè)計(jì)架構(gòu)。

鑒于上述說明，因此希望實(shí)施連接單元設(shè)計(jì)，以在先進(jìn)fdsoi技術(shù)中實(shí)施偏置網(wǎng)絡(luò)，而不引入太多復(fù)雜性，例如額外布線步驟等。

技術(shù)實(shí)現(xiàn)要素：

下面提供本發(fā)明的簡要總結(jié)，以提供本發(fā)明的一些態(tài)樣的基本理解。本發(fā)明內(nèi)容并非詳盡概述本發(fā)明。其并非意圖識(shí)別本發(fā)明的關(guān)鍵或重要元件或劃定本發(fā)明的范圍。其唯一目的在于提供一些簡化形式的概念，作為后面所討論的更詳細(xì)說明的前序。

在本發(fā)明的一個(gè)態(tài)樣中，提供一種用以在完全耗盡絕緣體上硅(fdsoi)中實(shí)施后偏置(backbias)的布局及布線方法。依據(jù)本文中的一些示例實(shí)施例，該布局及布線方法包括沿第一方向布局第一多個(gè)標(biāo)準(zhǔn)連接阱單元，該標(biāo)準(zhǔn)連接阱單元通過以下方式形成：在第一金屬化層中布線p-bias線(vpw)及n-bias線(vnw)，以及在第二金屬化層中布線功率(vss)軌線及接地(vdd)軌線，該vpw及該vnw延伸跨越各該vdd軌線及該vss軌線，其中，該第一多個(gè)標(biāo)準(zhǔn)連接阱單元的該vpw連續(xù)連接且該第一多個(gè)標(biāo)準(zhǔn)連接阱單元的該vnw連續(xù)連接。

附圖說明

參照下面結(jié)合附圖所作的說明可理解本發(fā)明，該些附圖中：

圖1至6以頂視圖示意顯示fdsoi設(shè)計(jì)的裝置區(qū)域布置的例子。

盡管本文中所揭示的發(fā)明主題容許各種修改及替代形式，但本發(fā)明主題的特定實(shí)施例以示例形式顯示于附圖中并在本文中作詳細(xì)說明。不過，應(yīng)當(dāng)理解，本文中有關(guān)特定實(shí)施例的說明并非意圖將本發(fā)明限于所揭示的特定形式，相反，意圖涵蓋落入由所附權(quán)利要求定義的本發(fā)明的精神及范圍內(nèi)的所有修改、等同及替代。

具體實(shí)施方式

下面說明本發(fā)明的各種示例實(shí)施例。出于清楚目的，不是實(shí)際實(shí)施中的全部特征都在本說明書中進(jìn)行說明。當(dāng)然，應(yīng)當(dāng)了解，在任意此類實(shí)際實(shí)施例的開發(fā)中，必須作大量的特定實(shí)施決定以實(shí)現(xiàn)開發(fā)者的特定目標(biāo)，例如符合與系統(tǒng)相關(guān)及與商業(yè)相關(guān)的約束條件，該些決定將因不同實(shí)施而異。而且，應(yīng)當(dāng)了解，此類開發(fā)努力可能復(fù)雜而耗時(shí)，但其仍然是本領(lǐng)域的普通技術(shù)人員借助本發(fā)明所執(zhí)行的常規(guī)程序。

現(xiàn)在將參照附圖來說明本發(fā)明。附圖中示意各種結(jié)構(gòu)、系統(tǒng)及裝置僅是出于解釋目的以及避免使本發(fā)明與本領(lǐng)域技術(shù)人員已知的細(xì)節(jié)混淆，但仍包括該些附圖以說明并解釋本發(fā)明的示例。本領(lǐng)域的技術(shù)人員將了解，該些附圖并非按比例繪制。

本文中所使用的詞語和詞組的意思應(yīng)當(dāng)被理解并解釋為與相關(guān)領(lǐng)域技術(shù)人員對這些詞語及詞組的理解一致。本文中的術(shù)語或詞組的連貫使用并不意圖暗含術(shù)語或詞組的特別定義，亦即與本領(lǐng)域技術(shù)人員所理解的通常或慣用意思不同的定義。若術(shù)語或詞組意圖具有特別意思，亦即不同于本領(lǐng)域技術(shù)人員所理解的意思，則此類特別定義會(huì)以直接明確地提供該術(shù)語或詞組的特別定義的定義方式明確表示于說明書中。例如，在完整閱讀本發(fā)明以后，本領(lǐng)域的技術(shù)人員將了解，用語“a在b上方”并不限于理解為a直接設(shè)于b上，也就是a與b物理接觸。

依據(jù)本發(fā)明的一些示例實(shí)施例，本發(fā)明可包括半導(dǎo)體裝置結(jié)構(gòu)的制造，例如集成于芯片上的多個(gè)mosfet或mos裝置。當(dāng)提到“mos裝置”時(shí)，本領(lǐng)域的技術(shù)人員將了解，盡管使用術(shù)語“mos裝置”，但并非意圖限于含金屬柵極材料和/或含氧化物柵極介電材料。相應(yīng)地，半導(dǎo)體裝置結(jié)構(gòu)可被理解為包括具有p型及n型的至少其中一種類型的至少兩個(gè)mos裝置。

本發(fā)明的半導(dǎo)體裝置可涉及可通過使用先進(jìn)技術(shù)制造的裝置，也就是該半導(dǎo)體裝置可通過應(yīng)用于接近小于100納米的技術(shù)節(jié)點(diǎn)(例如小于50納米或小于35納米，例如在22納米或以下)的技術(shù)制造。在完整閱讀本申請以后，本領(lǐng)域的技術(shù)人員將了解，依據(jù)本發(fā)明，可施加小于或等于45納米(例如22納米或以下)的基本規(guī)則。本發(fā)明提出可具有小于100納米(例如小于50納米或小于35納米或小于22納米)的最小長度尺寸和/或?qū)挾瘸叽绲慕Y(jié)構(gòu)的半導(dǎo)體裝置。例如，本發(fā)明可提供通過使用45納米或低于例如22納米甚至更低節(jié)點(diǎn)技術(shù)制造的半導(dǎo)體裝置。

本領(lǐng)域的技術(shù)人員將了解，半導(dǎo)體裝置可被制造為p溝道m(xù)os晶體管或pmos晶體管以及n溝道晶體管或nmos晶體管，兩種類型晶體管都可經(jīng)制造而具有或不具有遷移率增強(qiáng)應(yīng)力源特征或應(yīng)變誘導(dǎo)特征。要注意的是，通過使用pmos及nmos裝置、應(yīng)力及非應(yīng)力，電路設(shè)計(jì)人員可混合并匹配裝置類型，以利用各裝置類型的最佳特性，因?yàn)樗鼈冏钸m合設(shè)計(jì)中的半導(dǎo)體裝置。

本領(lǐng)域的技術(shù)人員將了解，術(shù)語“soi”并非意圖限于特殊技術(shù)。一般來說，soi襯底可具有設(shè)于埋置絕緣材料層上的主動(dòng)半導(dǎo)體層，該埋置絕緣材料層相應(yīng)地可形成于基礎(chǔ)襯底材料上。依據(jù)本發(fā)明的一些示例實(shí)施例，該主動(dòng)半導(dǎo)體層可包括硅、鍺、硅鍺及類似物的其中一種。該埋置絕緣材料層可包括絕緣材料，例如氧化硅或氮化硅。該基礎(chǔ)襯底材料可為現(xiàn)有技術(shù)中已知的可被用作襯底的基礎(chǔ)材料，例如硅及類似物。

依據(jù)本文中所揭示的采用fdsoi襯底的示例實(shí)施例的至少其中一些，該主動(dòng)半導(dǎo)體層可具有約20納米或更小的厚度，而該埋置絕緣材料層可具有約145納米的厚度或依據(jù)先進(jìn)技術(shù)，該埋置絕緣材料層可具有在約10至約30納米的范圍內(nèi)的厚度。例如，在本發(fā)明的一些特殊示例實(shí)施例中，該主動(dòng)半導(dǎo)體層可具有約3至約10納米的厚度。

至于該基礎(chǔ)襯底材料的晶面取向，與普通硅裝置的晶面取向類似，可使用具有晶面(100)的soi襯底。不過，為改進(jìn)pmos半導(dǎo)體裝置的性能，該pmos半導(dǎo)體裝置的表面可使用晶面(110)。或者，可使用混合晶面取向襯底，其表面可由晶面(100)與晶面(110)混合。在替代實(shí)施例中，當(dāng)考慮n積累和/或n反型裝置時(shí)，該基礎(chǔ)襯底材料可為n型(相反，針對p積累和/或p反型為p型)。

下面說明在完全耗盡絕緣體上硅(fdsoi)中實(shí)施后偏置的布局及布線方法的示例實(shí)施例。依據(jù)一些示例實(shí)施例，設(shè)置標(biāo)準(zhǔn)連接阱單元，該標(biāo)準(zhǔn)連接阱單元可用于使用后偏置技術(shù)的fdsoi技術(shù)的自動(dòng)布局及布線流程中。一般來說，在fdsoi技術(shù)中可采用后偏置以降低泄漏和/或增加性能。本文中，通過位于該標(biāo)準(zhǔn)連接阱單元內(nèi)部的接觸可共同供應(yīng)后偏置電壓。

在塊體技術(shù)中，連接單元與功率/接地網(wǎng)格共同連接。不過，在該fdsoi技術(shù)中，該連接單元用以連接額外偏置電壓，以通過來自偏置布線的連接實(shí)施后偏置，該偏置布線通常制作于金屬化層中。這些布線通常利用布局及布線工具的特殊布線特征制作。不過，將塊體技術(shù)所已知的連接單元的布線及布局簡單地延伸至先進(jìn)fdsoi技術(shù)中的fdsoi技術(shù)導(dǎo)致額外的布線步驟并使自動(dòng)布局及布線流程難以實(shí)施，因?yàn)楸仨毷┘硬季€規(guī)則以反映高電壓設(shè)計(jì)規(guī)則，以抑制在芯片層級(jí)布線形成drc(設(shè)計(jì)規(guī)則檢查)違規(guī)。

依據(jù)本發(fā)明的一些示例實(shí)施例，一種用以在fdsoi技術(shù)中實(shí)施后偏置的布局及布線方法可包括布局第一多個(gè)標(biāo)準(zhǔn)連接阱單元。

請參照圖1，以頂視圖示意顯示依據(jù)本發(fā)明的一些示例實(shí)施例的標(biāo)準(zhǔn)連接阱單元1。標(biāo)準(zhǔn)連接阱單元1具有一對偏置線，p-bias線(vpw)4及n-bias線(vnw)3。而且，標(biāo)準(zhǔn)連接阱單元1包括功率(vss)軌線5以及接地(vdd)軌線7。依據(jù)圖1中所示的明確示例，偏置線3、4與功率/接地軌線彼此垂直延伸。這不會(huì)對本發(fā)明施加任何限制并且可實(shí)施偏置線3、4相對功率/接地軌線5、7的偏斜布置以及/或者偏置線3、4相對彼此的偏斜布置。一般來說，依據(jù)本發(fā)明的一些示例實(shí)施例的標(biāo)準(zhǔn)連接阱單元的偏置線與功率/接地軌線可延伸跨越彼此。

依據(jù)本發(fā)明的一些示例實(shí)施例，標(biāo)準(zhǔn)連接阱單元1的布置可包括垂直邊9、上邊11u以及下邊11l。

如圖1中所示，可在標(biāo)準(zhǔn)連接阱單元1內(nèi)布線偏置線3、4，以使偏置線3、4相對標(biāo)準(zhǔn)連接阱單元1的垂直邊9的間距可經(jīng)實(shí)施以符合預(yù)定義設(shè)計(jì)規(guī)則，例如高電壓設(shè)計(jì)規(guī)則。這不會(huì)對本發(fā)明施加任何限制，且邊9可相對上下邊11u、11l傾斜。

依據(jù)本發(fā)明的一些示例實(shí)施例，vss軌線5與vdd軌線7可平行于標(biāo)準(zhǔn)連接阱單元1的上下邊11u、11l延伸，vss軌線5位于上邊11u處，而vdd軌線7位于下邊11l處。這不會(huì)對本發(fā)明施加任何限制，且本領(lǐng)域的技術(shù)人員將了解，vss軌線5可位于下邊11l處，而vdd軌線7可位于上邊11u處。

依據(jù)本發(fā)明的一些示例實(shí)施例，偏置線3、4可被繪制為與vdd及vss軌線5、7正交的線，可從標(biāo)準(zhǔn)連接阱單元1的頂部(上邊11u處)至底部(下邊11l處)覆蓋標(biāo)準(zhǔn)連接阱單元1。

依據(jù)本發(fā)明的一些示例實(shí)施例，各偏置線3、4可與垂直邊9的相應(yīng)一條隔開間距13，且偏置線3、4可相互隔開間距15。可依據(jù)預(yù)定義設(shè)計(jì)規(guī)則和/或vpw3、vnw4以及標(biāo)準(zhǔn)連接阱單元1的幾何尺寸的標(biāo)準(zhǔn)連接(例如邊9、11u及11l的至少其中一個(gè)的尺寸)的至少其中一個(gè)的幾何尺寸選擇間距15及13。

圖1中的虛線10示意顯示在下方fdsoi襯底(未顯示)中實(shí)施的具有相反導(dǎo)電類型的接地層之間的界面。依據(jù)一些示例實(shí)施例，在圖1中的虛線10上方可形成p型接地平面，而在虛線10下方的該fdsoi襯底中可形成n型接地平面。例如，p型接地平面可靠近vss軌線5布置，而n型接地平面可靠近vdd軌線7布置。

依據(jù)本發(fā)明的一些示例實(shí)施例，偏置線3、5可被布線于第一金屬化層中，而vss軌線5及vdd軌線7可被布線于不同于該第一金屬化層的第二金屬化層中。這不會(huì)對本發(fā)明施加任何限制，且本領(lǐng)域的技術(shù)人員將了解，該偏置線與該功率/接地軌線可形成于同一金屬化層內(nèi)，后面將參照圖6進(jìn)行說明。

依據(jù)一些特殊示例，該第一金屬化層可位于高度低于(靠近下方襯底)該第二金屬化層的金屬化層內(nèi)。例如，該第一金屬化層可為最低金屬化層。本領(lǐng)域的技術(shù)人員將了解，在較低金屬層中實(shí)施該第一金屬化層可避免所謂“過孔壁(viawall)”問題，其中，最小化偏置線3、4的“過孔壁”問題可通過在同一布線軌道中布置偏置線3、4來實(shí)現(xiàn)。

依據(jù)本發(fā)明的一些示例實(shí)施例，標(biāo)準(zhǔn)連接阱單元1可通過繪制偏置線3、4并接著繪制供應(yīng)/接地軌線5、7來形成。這不會(huì)對本發(fā)明施加任何限制且供應(yīng)/接地軌線5、7可在所述繪制偏置線3、4之前繪制。

圖2示意顯示通過標(biāo)準(zhǔn)連接阱單元2的單元鄰接實(shí)施的偏置網(wǎng)絡(luò)的連接，以使鄰接的標(biāo)準(zhǔn)阱單元的vpw3及vnw4分別連續(xù)連接。也就是說，兩個(gè)相鄰標(biāo)準(zhǔn)阱單元1a與1b的vpw3連續(xù)連接，且兩個(gè)相鄰標(biāo)準(zhǔn)阱單元1a與1b的vnw4連續(xù)連接。依據(jù)本發(fā)明的一些示例實(shí)施例，通過以列形式布置鄰接標(biāo)準(zhǔn)阱單元可實(shí)現(xiàn)標(biāo)準(zhǔn)連接阱單元1的鄰接布置，如圖2中所示，其中，形成列21及23。而且，可設(shè)置額外的列，其中，不同列例如列21與列23的對應(yīng)連接阱單元由包括至少一個(gè)晶體管元件的至少一個(gè)晶體管單元隔開，例如圖2中所示的晶體管單元a、b。本領(lǐng)域的技術(shù)人員將了解，通過使用該標(biāo)準(zhǔn)連接阱單元(參照圖1中的標(biāo)準(zhǔn)連接阱單元1)的該鄰接方法，可自動(dòng)構(gòu)建偏置網(wǎng)絡(luò)并滿足針對該偏置網(wǎng)絡(luò)的所需布線規(guī)則。本文中，優(yōu)化線寬及過孔(未顯示)的dfm(可制造設(shè)計(jì))要求可實(shí)施于該些單元中。

在完整閱讀本發(fā)明以后，本領(lǐng)域的技術(shù)人員將了解，在所提出的標(biāo)準(zhǔn)連接阱單元設(shè)計(jì)需要額外空間以支持預(yù)定義高電壓設(shè)計(jì)規(guī)則或預(yù)定義線寬的情況下，該標(biāo)準(zhǔn)連接阱單元的設(shè)計(jì)可利用該空間實(shí)施至少一個(gè)額外解耦電容于該標(biāo)準(zhǔn)連接阱單元中?？商砑釉擃~外解耦電容以改進(jìn)設(shè)計(jì)功率完整性。

參照圖3說明本發(fā)明的另一個(gè)示例實(shí)施例。這里示意顯示標(biāo)準(zhǔn)連接阱單元30，標(biāo)準(zhǔn)連接阱單元30包括p-bias線(vpw)33、n-bias線(vnw)34、功率(vss)軌線35以及接地(vdd)軌線37。這里，偏置線33及34可延伸跨越各(vdd)軌線37及(vss)軌線35，可能相對彼此偏斜。在此方面，標(biāo)準(zhǔn)連接阱單元30可與圖1的標(biāo)準(zhǔn)連接阱單元1類似。

在圖3的示意顯示中，預(yù)定義設(shè)計(jì)規(guī)則可由點(diǎn)區(qū)43標(biāo)示，其調(diào)整過孔接觸44(垂直延伸于所示平面)相互之間以及與軌線35及37之間的間距。本領(lǐng)域的技術(shù)人員將了解，隨著該第一金屬化層的高度/水平增加，該預(yù)定義設(shè)計(jì)規(guī)則(也就是高電壓規(guī)則)可能會(huì)更加嚴(yán)厲，因?yàn)橄蛳轮猎揻dsoi襯底的過孔44的堆疊可能需要嚴(yán)格遵循該高電壓drc規(guī)則。

圖4中示意顯示鄰接方法，其與圖2所示類似，其中，在第一列51中布置第一多個(gè)標(biāo)準(zhǔn)連接阱單元30并在第二列53中布置第二多個(gè)標(biāo)準(zhǔn)連接阱單元30。在各列51及53中，以鄰接配置布置標(biāo)準(zhǔn)連接阱單元30，其中，偏置線34及33分別沿相應(yīng)列51及53連續(xù)連接。與圖2中所示的配置類似，列51與53可由至少一個(gè)晶體管隔開，例如圖4中所示的晶體管單元c及d。

圖1及2中所示的示例實(shí)施例與圖3及4的區(qū)別在于：圖1及2的實(shí)施例中所使用的布線軌道量遠(yuǎn)小于圖3及4的實(shí)施例中所使用的布線軌道量。而且，與采用上面參照圖1及2所述的實(shí)施例相比，當(dāng)采用上面參照圖3及4所述的實(shí)施例時(shí)，執(zhí)行相應(yīng)布局及布線方法以在fdsoi技術(shù)中實(shí)施后偏置的設(shè)計(jì)人員可能需要更加注意高電壓設(shè)計(jì)規(guī)則。

圖5顯示標(biāo)準(zhǔn)連接阱單元30的替代布置(或標(biāo)準(zhǔn)連接阱單元1的替代；未顯示)，其中，布置于同一列中的兩個(gè)相鄰標(biāo)準(zhǔn)連接阱單元30a與30b由另一個(gè)單元g(例如晶體管單元)隔開。盡管相鄰的標(biāo)準(zhǔn)連接阱單元缺乏鄰接，但偏置線vpw及vnw分別與圖2及4中所示的配置類似地連續(xù)連接。不過，在圖5的交錯(cuò)布置中，盡管可能明確喪失布線軌道，但設(shè)計(jì)人員可能不會(huì)與應(yīng)用于上面參照圖4所述的實(shí)施例中那樣嚴(yán)格地被迫遵循高電壓規(guī)則。

依據(jù)如圖5中所示的本發(fā)明的一些示例實(shí)施例，可形成多個(gè)列55及57，其中，各列中的該些標(biāo)準(zhǔn)連接阱單元可通過相應(yīng)多個(gè)標(biāo)準(zhǔn)連接阱單元設(shè)置。而且，相鄰列55與57的該些標(biāo)準(zhǔn)連接阱單元可沿列55及57延伸的方向位移，以使列55的兩個(gè)相鄰標(biāo)準(zhǔn)連接阱單元30a與30b可通過介于兩行r1與r3之間的中間行r2相互隔開，在該兩行r1與r3中布置列55的相鄰標(biāo)準(zhǔn)連接阱單元30a與30b。相鄰列57的標(biāo)準(zhǔn)連接阱單元30c可位于行r2，其中，列57的行r1及r3中沒有標(biāo)準(zhǔn)連接阱單元與行r2相鄰。以此方式，可實(shí)施該些標(biāo)準(zhǔn)連接阱單元在多個(gè)列中的交錯(cuò)布置。

與圖2中所示的配置類似，列55與57可由至少一個(gè)晶體管單元隔開，例如圖5中所示的晶體管單元e及f。

關(guān)于參照圖1至5所述的實(shí)施例，與該第二金屬化層相比，該第一金屬化層可為低金屬化層。依據(jù)本文中的一些特殊示例，該第一金屬化層可為最低金屬化層。在此情況下，該偏置線vpw及vnw的布線可被包括于標(biāo)準(zhǔn)單元的定義中，且可使用戶免于在物理布線及擁擠主題上花費(fèi)過多精力。

參照圖6說明本發(fā)明的一些示例實(shí)施例，其中，該第一金屬化層與該第二金屬化層位于同一金屬化層中。這里，標(biāo)準(zhǔn)連接阱單元61所包括的p-bias線(vpw)63與n-bias線(vnw)65與功率(vss)軌線67及接地(vdd)軌線69位于同一金屬化層中，從而使功率及接地軌線67及69被偏置線63及65阻斷。相應(yīng)地，標(biāo)準(zhǔn)連接阱單元61創(chuàng)建阻斷水平vdd及vss軌線67及69的功率網(wǎng)格，其中，偏置線63、65垂直于vss及vdd軌線67、69延伸。

依據(jù)圖6中的顯示，可包括如點(diǎn)區(qū)71所標(biāo)示的預(yù)定義設(shè)計(jì)規(guī)則。本領(lǐng)域的技術(shù)人員將了解，依據(jù)圖6中所示的標(biāo)準(zhǔn)連接阱單元61的鄰接布置可類似上面圖2及4中所示的鄰接布置實(shí)施，不過，不同于這些鄰接之處在于：vdd及vss軌線67及69被偏置線63及65阻斷。但是，可設(shè)置多個(gè)標(biāo)準(zhǔn)連接阱單元61，偏置線63及65沿該多個(gè)標(biāo)準(zhǔn)連接阱單元連續(xù)連接。與上面參照圖1至5所述的實(shí)施例相比，上面參照圖6所述的實(shí)施例可具有少消耗一個(gè)布線的優(yōu)點(diǎn)。

依據(jù)一些示例實(shí)施例，標(biāo)準(zhǔn)晶體管單元h及i可以行和/或列布置，該行或列包括與如圖6中所示的標(biāo)準(zhǔn)連接阱單元61相鄰的標(biāo)準(zhǔn)連接阱單元61。相應(yīng)地，通過標(biāo)準(zhǔn)連接阱單元61可對該標(biāo)準(zhǔn)晶體管單元h及i施加后偏置。

關(guān)于上述實(shí)施例，就本發(fā)明的一個(gè)態(tài)樣的第一方向可被理解為沿著表示圖1至6所示的各該偏置線延伸的方向。

依據(jù)本發(fā)明的一些示例實(shí)施例，該偏置線vnw及vpw可與功率供應(yīng)(未顯示)連接，該功率供應(yīng)依據(jù)低功率待機(jī)模式、正常模式以及高操作速度模式向該vnw及vpw提供電壓，且可向該vss軌線供應(yīng)vss電壓以及向該vdd軌線供應(yīng)vdd電壓。

依據(jù)這里的一些示例，在該低功率待機(jī)模式期間，該vnw可被偏置于高于該vdd電壓的電壓且該vpw可被偏置于低于該vss電壓的電壓。

依據(jù)一些示例，該vnw可被偏置于該vdd電壓且該vpw可被偏置于該vss電壓。

依據(jù)一些示例，該vnw可被偏置于低于該vdd電壓的電壓且該vpw可被偏置于高于該vss電壓的電壓。

在完整閱讀本發(fā)明以后，本領(lǐng)域的技術(shù)人員將了解，本文中所述的實(shí)施例可提供在fdsoi中實(shí)施的偏置多操作模式，其中，可如上所述適應(yīng)性偏置晶體管裝置的接地平面。依據(jù)一些偏置，可增加nmos及pmos晶體管裝置的閾值電壓，而在其它偏置模式中，可降低nmos及pmos晶體管裝置的閾值電壓。模式控制信號(hào)可來自系統(tǒng)的外部電路(未顯示)。

由于本領(lǐng)域的技術(shù)人員借助本文中的教導(dǎo)可以不同但等同的方式修改并實(shí)施本發(fā)明，因此上面所揭示的特定實(shí)施例僅為示例性質(zhì)。例如，可以不同的順序執(zhí)行上述制程步驟。而且，本發(fā)明并非意圖限于本文中所示的架構(gòu)或設(shè)計(jì)的細(xì)節(jié)，而是如下面的權(quán)利要求所述。因此，顯然，可對上面所揭示的特定實(shí)施例進(jìn)行修改或變更，且所有此類變更落入本發(fā)明的范圍及精神內(nèi)。要注意的是，用于說明本說明書以及所附權(quán)利要求中的各種制程或結(jié)構(gòu)的例如“第一”、“第二”、“第三”或者“第四”等術(shù)語的使用僅被用作此類步驟/結(jié)構(gòu)的快捷參考，并不一定意味著按排列順序執(zhí)行/形成此類步驟/結(jié)構(gòu)。當(dāng)然，依據(jù)準(zhǔn)確的權(quán)利要求語言，可能要求或者不要求此類制程的排列順序。因此，權(quán)利要求書中闡述本發(fā)明請求保護(hù)的范圍。