上電體偏置電路和方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明大致設(shè)及用于集成電路裝置的晶體管體偏置電路，特別設(shè)及用于在運(yùn)類裝 置上電后建立體偏置電壓的體偏置電路。
【背景技術(shù)】
[0002] 集成電路（IC)裝置可包括多個(gè)晶體管，例如絕緣柵場效應(yīng)晶體管（下文稱為MOS型晶體管，但并不暗示任何特定的柵極或柵極絕緣材料）。MOS型晶體管可包括柵極、漏極、 源極和本體。在某些IC裝置或具有IC裝置的某些電路中，晶體管的本體固定連接至電源 電壓。例如，P溝道MOS晶體管的本體連接至高電源電壓（例如，VDD)，而n溝道晶體管的 本體連接至低電源電壓（例如，VSS)
[0003] 然而，在其他IC裝置或具有IC裝置的電路中，晶體管的本體可被偏置為不同于電 源電壓的電勢。運(yùn)樣的體偏置可有利地改變晶體管的性能。例如，較大的反向體偏置（即， 偏置到高于VDD的電壓的P溝道體偏置或者偏置到低于VSS的電壓的n溝道體偏置）可降 低晶體管電流泄漏。較大的正向體偏置（即，偏置到低于VDD的電壓的P溝道體偏置或者 偏置到高于VSS的電壓的n溝道體偏置）可提高晶體管切換速度。在某些情況下，IC裝置 可包括生成所需體偏置電壓的一個(gè)或多個(gè)體偏置電壓生成電路，生成的體偏置電壓隨后被 施加到目標(biāo)晶體管的本體。
[0004] 實(shí)施體偏置電路的缺點(diǎn)是，在對(duì)IC裝置進(jìn)行加電的瞬態(tài)期間需要對(duì)體電壓進(jìn)行 嚴(yán)格控制。如果未嚴(yán)格控制體電壓電平，則由晶體管本體形成的p-n結(jié)會(huì)正向偏置，運(yùn)會(huì)牽 引大量的電流，從而可能損壞IC裝置。而且，晶體管本體的初始浮置狀態(tài)可導(dǎo)致円鎖情況 (寄生雙極結(jié)型晶體管的激活）。

【發(fā)明內(nèi)容】
陽0化]針對(duì)現(xiàn)有技術(shù)中存在的問題，本申請?zhí)峁┮环N集成電路裝置及方法。
[0006] 根據(jù)本申請的一個(gè)方案，一種集成電路裝置，包括：
[0007]至少一第一體偏置電路，被配置為生成第一體偏置電壓，所述第一體偏置電壓不 同于所述IC裝置的電源電壓；
[000引至少一第一偏置控制電路，被配置為將第一體偏置節(jié)點(diǎn)設(shè)置為第一電源電壓，并 且隨后使得所述第一體偏置節(jié)點(diǎn)被設(shè)置為所述第一體偏置電壓；W及
[0009] 多個(gè)第一晶體管，具有連接至所述第一體偏置節(jié)點(diǎn)的本體。
[0010] 根據(jù)本申請的第二方案，提供了一種方法，包括：
[0011] 將第一電源電壓施加至集成電路裝置；
[0012] 一開始將至少第一體偏置節(jié)點(diǎn)錯(cuò)制在所述第一電源電壓；
[0013]W所述第一電源電壓生成至少第一體偏置電壓；W及
[0014] 隨后使所述第一體偏置節(jié)點(diǎn)由所述第一體偏置電壓驅(qū)動(dòng)；其中
[0015] 所述第一體偏置節(jié)點(diǎn)將所述第一體偏置電壓提供給多個(gè)第一晶體管的本體。
[0016] 根據(jù)本申請的第=方案，提供了一種集成電路裝置，包括：
[0017] 第一電源連接部，被配置為接收第一電源電壓；
[0018] 第二電源連接部，被配置為接收大于所述第一電源電壓的第二電源電壓；
[0019] 至少W第一體偏置生成電路，被禪接W在生成器電源節(jié)點(diǎn)處接收電力，并且被配 置為生成第一體偏置電壓；
[0020] 開關(guān)電路，被配置為將所述第一電源連接部或所述第二電源連接部禪接至所述生 成器電源節(jié)點(diǎn)；W及
[0021] 多個(gè)第一晶體管，具有被禪接W接收所述第一體偏置電壓的本體。
[0022] 采用本申請的裝置和方法，避免了可能正偏p-n結(jié)和/或?qū)е聝益i的情況，并且與 傳統(tǒng)方法相比更有效地生成體偏置電壓。
【附圖說明】
[0023] 圖1是根據(jù)一實(shí)施例的體偏置電路的不意框圖。
[0024] 圖2A是根據(jù)另一實(shí)施例的體偏置電路的示意框圖。
[0025] 圖2B是示出與圖2A中電路類似的電路的上電操作的時(shí)序圖。
[0026] 圖3A是根據(jù)另一實(shí)施例的體偏置電路的示意框圖。
[0027] 圖3B是示出與圖3A中電路類似的電路的上電操作的時(shí)序圖。
[0028] 圖4A是可W包括在實(shí)施例中的錯(cuò)位裝置的示意圖。
[0029] 圖4B是可W包括在圖4A的裝置中的錯(cuò)位晶體管的側(cè)剖面圖。
[0030] 圖5A是可W包括在實(shí)施例中的另一錯(cuò)位裝置的示意圖。
[0031] 圖5B是可W包括在圖5A的裝置中的錯(cuò)位晶體管的側(cè)剖面圖。
[0032] 圖6A是可W包括在實(shí)施例中的另一錯(cuò)位裝置的示意圖。
[0033] 圖6B是可W包括在圖6A的裝置中的錯(cuò)位晶體管的側(cè)剖面圖。
[0034] 圖7A是可W包括在實(shí)施例中的另一錯(cuò)位裝置的示意圖。
[0035] 圖7B是可W包括在圖7A的裝置中的錯(cuò)位晶體管的側(cè)剖面圖。
[0036] 圖8是示出常規(guī)集成電路（IC)裝置的上電操作的模擬結(jié)果的圖。
[0037] 圖9是示出根據(jù)一實(shí)施例的IC裝置的上電操作的模擬結(jié)果的圖。
[0038] 圖10是根據(jù)一實(shí)施例的錯(cuò)位電路的示意圖。
[0039] 圖IlA到圖IlC是可W包括在實(shí)施例中的深度耗盡溝道值DC)晶體管的側(cè)剖面 圖。 W40] 圖12A是根據(jù)一實(shí)施例的具有體偏置的電路的圖示。
[0041] 圖12B是示出與圖12A中所表示的IC裝置類似的IC裝置的上電操作的時(shí)序圖。
[0042] 圖13A是常規(guī)體偏置布置的示意框圖。
[0043] 圖13B是示出與圖13A中裝置類似的裝置的上電操作的時(shí)序圖。
【具體實(shí)施方式】
[0044] 下面將結(jié)合多個(gè)附圖對(duì)本發(fā)明各實(shí)施例進(jìn)行描述。實(shí)施例示出了能夠減少電流尖 峰和/或円鎖效應(yīng)的用于在上電操作期間控制體偏置電壓的電路、集成電路（IC)裝置和方 法。上電操作可包括當(dāng)電源電壓開始升高時(shí)（包括當(dāng)裝置開始上電、復(fù)位、遭遇電力中斷事 件或出于節(jié)約用電目的而動(dòng)態(tài)上電和掉電時(shí)，當(dāng)然運(yùn)些只不過是例舉幾個(gè)例子而已）的那 些操作。
[0045] 在W下實(shí)施例中，類似項(xiàng)目由相同的附圖標(biāo)記指代，最開始的數(shù)字對(duì)應(yīng)于圖號(hào)。 陽046] 圖12A是IC裝置中的體偏置互補(bǔ)MOS晶體管的圖形表示。IC裝置1200可包括具 有連接至高電源電壓（VDD)的源極的P溝道晶體管P120W及接收P溝道體偏置電壓（VB巧 的本體。類似地，n溝道晶體管N120可具有連接至低電源電壓（VSS)的源極W及接收n溝 道體偏置電壓（VBN)的本體。圖12A還示出了晶體管柵電壓Vgate(該電壓示出為施加在 比如晶體管P120和Nl20上）。
[0047]圖12B是示出用于類似于圖12A中所表示的IC裝置的上電操作的時(shí)序圖。圖12B示出了VDD、VBP、VBN和上圖12A中提到的Vgate。在上電操作期間，VDD從VSS(在本示例 中為OV)增加至期望電平（VDD_opt)。然而，在此期間，體偏置電路并未激活。因此，晶體 管的體電壓（VBP和VBN)可浮動(dòng)。相應(yīng)地，由于電阻和/或電容禪合，該體偏置電壓可能變 化。如果VBN上升到超過VSS足夠數(shù)量或者VBP低于VDD足夠數(shù)量，則由晶體管本體形成 的p-n結(jié)會(huì)正偏，從而牽引大量電流。運(yùn)樣的浮動(dòng)本體也會(huì)造成円鎖情況。 W48] 仍然參見圖12B，一旦VDD達(dá)到穩(wěn)定電平，體偏置電路就會(huì)被激活。運(yùn)如時(shí)刻ta所 示，在該時(shí)間處VBP被驅(qū)動(dòng)至VBP_opt，VBN被驅(qū)動(dòng)至VBN_opt。 W例圖13A和13B示出在上電操作期間處理體（即，阱）偏置的一種常規(guī)方式。在圖 13A和13B的常規(guī)方式中，假設(shè)IC裝置具有高于VDD的輸入/輸出電源電壓（VDDIO)。而 且，VDDIO先于VDD首先被上電。圖13A示出了具有由VDDIO供電的體偏置電路的一種常 規(guī)體偏置布置。特別地，P溝道體偏置生成電路1301可由V孤IO生成VBP，n溝道體偏置生 成電路1303可由VDDIO生成VBN。
[0050] 如圖13B所示，體偏置電路1301/1302能夠在VDD升高之前建立體偏置電壓VBP/ VBN。運(yùn)能大幅度減少上電時(shí)的電流消耗（州rrent化aw)，并且能防止和/或大幅度降低出 現(xiàn)円鎖的可能性。
[0051] 值得注意的是，該體偏置方法的效率局限于：
[0053] 其中，Vout是VBP或VBN。例如，假設(shè)VBN= -0. 6V且VDDIO= 2. 5V，則效率將不 大于24%。
[0054] 圖1是根據(jù)第一實(shí)施例的體偏置電路100的示意框圖。假設(shè)體偏置電路100被 包括在集成電路裝置中，該集成電路裝置具有第一高電源電壓（VDD)和第二高電源電壓 (VDDIO)。在某些實(shí)施例中，第二電源電壓可高于第一高電源電壓（即，VDDI0〉VDD)。在某 些實(shí)施例中，VDDIO可大于1. 5V，比如可W是1. 8V，或大于2. 0V，可為2. 5V左右，甚至更高， 比如約為3. 3V。在某些實(shí)施例中，VDD可小于2. 5V，或小于2. 0V，甚至小于1. 5V。在一個(gè)非 常具體的實(shí)施例中，VDDIO可W是大約2. 5V，VDD可W是大約1.2V。在上電操作期間，VDDIO 電壓首先上升。體偏置電壓最初可基于V孤IO電壓而生成。一旦體偏置電壓達(dá)到所需的電 平，則另一個(gè)電源電壓V孤就可W上升。在具體實(shí)施例中，V孤IO