本發(fā)明涉及納米CMOS集成電路抑制單粒子瞬態(tài)(SET，Single-Event Transient)的版圖加固技術(shù)，特別涉及用旋轉(zhuǎn)晶體管抑制單粒子瞬態(tài)的納米CMOS版圖加固方法。

背景技術(shù)：

在宇宙空間中，存在著大量粒子(質(zhì)子、電子、重離子等)。集成電路受到這些粒子的轟擊后，會產(chǎn)生單粒子瞬態(tài)。單粒子瞬態(tài)對于集成電路的正常工作將產(chǎn)生極大的負面影響。例如，當單粒子瞬態(tài)脈沖傳播至集成電路內(nèi)部的存儲節(jié)點時，有可能誘發(fā)單粒子翻轉(zhuǎn)(SEU，Single-Event Upset)。粒子轟擊集成電路的線性能量傳遞(LET，Linear Energy Transfer)值越高，產(chǎn)生的單粒子瞬態(tài)脈沖寬度越大，對集成電路構(gòu)成的威脅就越大。航空航天領(lǐng)域使用的集成電路都會受到單粒子瞬態(tài)的威脅，使集成電路工作不穩(wěn)定，甚至產(chǎn)生致命的錯誤。L.W.Massengill等人在IEEE Transaction on Nuclear Science(IEEE核科學匯刊)上發(fā)表的“Single Event Transients in Digital CMOS-A Review”(關(guān)于數(shù)字CMOS電路中單粒子瞬態(tài)的綜述，2013年6月第60卷第3期，第1767-1790頁)指出，單粒子瞬態(tài)現(xiàn)已成為軟錯誤的一個主要來源。目前，納米CMOS集成電路制造工藝已成為主流，因此在納米CMOS工藝下開發(fā)集成電路抗單粒子瞬態(tài)加固技術(shù)尤為重要。

單粒子瞬態(tài)脈沖寬度越大，越容易被后續(xù)時序單元鎖存，進而產(chǎn)生軟錯誤。一些抗單粒子瞬態(tài)加固技術(shù)就是從減小單粒子瞬態(tài)脈沖寬度入手。由PMOS 晶體管和NMOS晶體管構(gòu)成的邏輯門是集成電路的基本單元，因此抑制集成電路的單粒子瞬態(tài)可以從減小邏輯門中的單粒子瞬態(tài)脈沖寬度入手。抑制PMOS晶體管的寄生雙極放大效應可以減小單粒子瞬態(tài)脈沖寬度。O.A.Amusan等人在IEEE Transaction on Nuclear Science(IEEE核科學匯刊)上發(fā)表的“Design Techniques to Reduce SET Pulse Widths in Deep-Submicron Combinational Logic”(深亞微米組合邏輯電路中減小單粒子瞬態(tài)脈沖寬度的設(shè)計技術(shù)，2007年12月第54卷第6期，第2060-2064頁)指出，將PMOS晶體管靠近N阱接觸，可以有效抑制PMOS晶體管中的寄生雙極放大效應，進而減小粒子轟擊PMOS晶體管時產(chǎn)生的單粒子瞬態(tài)脈沖寬度。另外，納米CMOS工藝下較為顯著的電荷共享(Charge Sharing)效應也可以被用來減小單粒子瞬態(tài)脈沖寬度。J.R.Ahlbin等人在IEEE Transaction on Device and Material Reliability(IEEE器件和材料可靠性匯刊)上發(fā)表的“Effect of Multiple-Transistor Charge Collection on Single-Event Transient Pulse Widths”(多晶體管電荷收集對單粒子瞬態(tài)脈沖寬度的影響，2011年9月第11卷第3期，第401-406頁)指出，減小同一邏輯門內(nèi)部PMOS晶體管和NMOS晶體管之間的間距，可以增強PMOS晶體管和NMOS晶體管之間的電荷共享，這有助于減小單粒子瞬態(tài)脈沖寬度。對于常規(guī)的邏輯門版圖，若采用O.A.Amusan的方法，將PMOS晶體管靠近N阱接觸，那么同一邏輯門內(nèi)部PMOS晶體管與NMOS晶體管的間距將會變大，PMOS晶體管和NMOS晶體管之間的電荷共享將會減弱，這對于減小單粒子瞬態(tài)脈沖寬度不利；若采用J.R.Ahlbin的方法,減小PMOS晶體管和NMOS晶體管之間的間距，那么PMOS晶體管和N阱接觸的間距將會變大，這將會增強寄生雙極放大效應，對于減小單粒子瞬態(tài)脈沖寬度不利。

技術(shù)實現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是：針對上述現(xiàn)有單粒子瞬態(tài)加固方法的缺點，提出用旋轉(zhuǎn)晶體管抑制單粒子瞬態(tài)的納米CMOS版圖加固方法。提出的方法可以克服上述現(xiàn)有技術(shù)的不足，并且具有較好的抗單粒子瞬態(tài)加固效果。

本發(fā)明的技術(shù)方案是：

第一步，斷開集成電路版圖中PMOS晶體管與NMOS晶體管之間的金屬連接和多晶連接、PMOS晶體管與N阱接觸之間的金屬連接、NMOS晶體管與襯底接觸之間的金屬連接。

第二步，將PMOS晶體管繞該PMOS晶體管的質(zhì)心順時針旋轉(zhuǎn)90度，將NMOS晶體管繞該NMOS晶體管的質(zhì)心逆時針旋轉(zhuǎn)90度。

第三步，將PMOS晶體管和NMOS晶體管相互靠近直至兩者間距達到半導體代工廠提供的設(shè)計規(guī)則所允許的最小間距。

第四步，將N阱接觸向PMOS晶體管移動直至N摻雜與PMOS晶體管有源區(qū)接觸，將襯底接觸向NMOS晶體管移動直至P摻雜與NMOS晶體管有源區(qū)接觸。

第五步，將PMOS晶體管有源區(qū)向N阱接觸有源區(qū)延伸直至兩者接觸，將NMOS晶體管有源區(qū)向襯底接觸有源區(qū)延伸直至兩者接觸。

第六步，將第一步斷開的集成電路版圖中晶體管與晶體管之間的多晶連接和金屬連接、晶體管與N阱接觸之間的金屬連接、晶體管與襯底接觸之間的金屬連接進行恢復。

按以上方案設(shè)計的版圖抑制單粒子瞬態(tài)效應的過程為：當粒子轟擊NMOS晶體管時，由于PMOS晶體管和NMOS晶體管的間距很小(半導體代工廠提供的設(shè)計規(guī)則所允許的最小間距)，PMOS晶體管吸收了部分空穴，這部分空穴對NMOS晶體管吸收的電子可以起到一定的中和作用，因而有助于減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。當粒子轟擊PMOS晶體管時，由于NMOS晶體管距離PMOS晶體管很近，NMOS晶體管吸收了部分電子，這部分電子對PMOS晶體管吸收的空穴可以起到一定的中和作用，因而有助于減小粒子轟擊PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度；此外，由于N阱接觸與PMOS晶體管間距很小，PMOS晶體管附近的阱電勢得以保持穩(wěn)定，這有效地抑制了PMOS晶體管的寄生雙極放大效應，從而也有助于減小粒子轟擊PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。

采用本發(fā)明可以達到以下技術(shù)效果：可以增強同一邏輯門內(nèi)部PMOS晶體管和NMOS晶體管之間的電荷共享，且會削弱PMOS晶體管受到粒子轟擊時所引發(fā)的寄生雙極放大效應，對粒子轟擊PMOS晶體管和粒子轟擊NMOS晶體管均具有抗單粒子瞬態(tài)加固效果。

附圖說明

圖1(a)為常規(guī)的非門版圖，圖1(b)為本專利提出的非門版圖。

圖2(a)為常規(guī)的與非門版圖，圖2(b)為本專利提出的與非門版圖。

圖3(a)為常規(guī)的或非門版圖，圖3(b)為本專利提出的或非門版圖。

圖4為本發(fā)明總體流程圖。

圖5為常規(guī)非門版圖轉(zhuǎn)變?yōu)楸景l(fā)明非門版圖的流程示例圖。

具體實施方式

CMOS集成電路的邏輯門種類多樣，但它們都由PMOS晶體管和NMOS晶體管組成，本發(fā)明從原理上對所有CMOS集成電路邏輯門都有單粒子瞬態(tài)抑制效果。下面以CMOS集成電路中常見的三種邏輯門(非門、與非門、或非門)為例說明本發(fā)明的實施方法與單粒子瞬態(tài)抑制結(jié)果。

圖1中N阱、N摻雜、P摻雜、有源區(qū)、金屬和多晶硅的圖樣對圖2、圖3和圖5也適用。在圖1、圖2和圖3中，NC為N阱接觸，PT為PMOS晶體管，NT為NMOS晶體管，PC為襯底接觸，A、A1和A2為輸入，Z為輸出。

圖1為常規(guī)的非門版圖和本發(fā)明提出的非門版圖的對照圖，圖1(a)為常規(guī)的非門版圖，圖1(b)為采用本發(fā)明對圖1(a)所示非門版圖進行加固后的非門版圖。

圖2為常規(guī)的與非門版圖和本發(fā)明提出的與非門版圖的對照圖，圖2(a)為常規(guī)的與非門版圖，圖2(b)為采用本發(fā)明對圖2(a)所示與非門版圖進行加固后的與非門版圖。

圖3為常規(guī)的或非門版圖和本發(fā)明提出的或非門版圖的對照圖，圖3(a)為常規(guī)的或非門版圖，圖3(b)為采用本發(fā)明對圖3(a)所示或非門版圖進行加固后的或非門版圖。

在常規(guī)的邏輯門版圖中，PMOS晶體管PT和NMOS晶體管NT間距較大，兩者之間的電荷共享效應較為微弱。在采用本發(fā)明設(shè)計的版圖中，PMOS晶體管PT和NMOS晶體管NT間距最小，兩者之間的電荷共享最為強烈。而且，在該版圖中，PMOS晶體管PT和N阱接觸NC間距最小，這不僅可以減小邏輯門版圖高度，還能有效地抑制寄生雙極放大效應。

圖4為本發(fā)明總體流程圖，本發(fā)明包括以下步驟：

第一步，斷開集成電路版圖中PMOS晶體管與NMOS晶體管之間的金屬連接和多晶連接、PMOS晶體管與N阱接觸之間的金屬連接、NMOS晶體管與襯底接觸之間的金屬連接。

第二步，將PMOS晶體管繞該PMOS晶體管的質(zhì)心順時針旋轉(zhuǎn)90度，將NMOS晶體管繞該NMOS晶體管的質(zhì)心逆時針旋轉(zhuǎn)90度。

第三步，將PMOS晶體管和NMOS晶體管相互靠近直至兩者間距達到半導體代工廠提供的設(shè)計規(guī)則所允許的最小間距。

第四步，將N阱接觸向PMOS晶體管移動直至N摻雜與PMOS晶體管有源區(qū)接觸，將襯底接觸向NMOS晶體管移動直至P摻雜與NMOS晶體管有源區(qū)接觸。

第五步，將PMOS晶體管有源區(qū)向N阱接觸有源區(qū)延伸直至兩者接觸，將NMOS晶體管有源區(qū)向襯底接觸有源區(qū)延伸直至兩者接觸。

第六步，將第一步斷開的集成電路版圖中晶體管與晶體管之間的多晶連接和金屬連接、晶體管與N阱接觸之間的金屬連接、晶體管與襯底接觸之間的金屬連接進行恢復。

圖5為將圖5(a)所示常規(guī)非門版圖轉(zhuǎn)變?yōu)閳D5(g)所示本發(fā)明非門版圖的流程示例圖，具體流程為：

第一步如圖5(b)所示，斷開常規(guī)非門版圖中PMOS晶體管與NMOS晶體管之間的金屬連接(圖5(a)B處)和多晶連接(圖5(a)C處)、PMOS晶體管與N阱接觸接觸之間的金屬連接(圖5(a)A處)、NMOS晶體管與襯底接觸之間的金屬連接(圖5(a)D處)。

第二步如圖5(c)所示，將PMOS晶體管繞該PMOS晶體管的質(zhì)心(圖5(b)E處)順時針旋轉(zhuǎn)90度，將NMOS晶體管繞該NMOS晶體管的質(zhì)心(5(b)F處)逆時針旋轉(zhuǎn)90度。

第三步如圖5(d)所示，將PMOS晶體管和NMOS晶體管相互靠近直至兩者間距達到半導體代工廠提供的設(shè)計規(guī)則所允許的最小間距。

第四步如圖5(e)所示，將N阱接觸向PMOS晶體管移動直至N摻雜與PMOS晶體管有源區(qū)接觸，將襯底接觸向NMOS晶體管移動直至P摻雜與NMOS晶體管有源區(qū)接觸。

第五步如圖5(f)所示，將PMOS晶體管有源區(qū)向N阱接觸有源區(qū)延伸直至兩者接觸，將NMOS晶體管有源區(qū)向襯底接觸有源區(qū)延伸直至兩者接觸。

第六步如圖5(g)所示，將第一步斷開的集成電路版圖中晶體管與晶體管之間的多晶連接和金屬連接、晶體管與N阱接觸之間的金屬連接、晶體管與襯底接觸之間的金屬連接進行恢復。

利用北京原子能科學研究院的HI-13串列加速器進行粒子輻照測試，粒子垂直于芯片表面入射，實驗在真空環(huán)境下進行。實測得到常規(guī)非門、與非門、或非門和本發(fā)明提出的非門、與非門、或非門平均單粒子瞬態(tài)脈沖寬度，如表1所示。在Cl離子轟擊下，常規(guī)的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度為316.67ps、341.21ps、308.80ps，而采用本發(fā)明的非門、與非門、或非門的平均單粒子瞬態(tài)脈沖寬度為257.60ps、286.35ps、241.70ps，本發(fā)明的非門、與非門、或非門的平均單粒子瞬態(tài)脈沖寬度比常規(guī)的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度減小18.7％、16.1％、21.7％。在Ge離子轟擊下，常規(guī)的非門、與非門、或非門的平均單粒子瞬態(tài)脈沖寬度為401.66ps、377.83ps、355.26ps，而采用本發(fā)明的非門、與非門、或非門的平均單粒子瞬態(tài)脈沖寬度為300.05ps、346.74ps、298.23ps，本發(fā)明的非門、與非門、或非門的平均單粒子瞬態(tài)脈沖寬度比常規(guī)的非門、與非門、或非門中的平均單粒子瞬態(tài)脈沖寬度減小25.3％、8.2％、16.1％?？梢?，采用本發(fā)明的邏輯門相比常規(guī)邏輯門具有一定的單粒子瞬態(tài)抑制效果，適合應用于航空、航天等領(lǐng)域。

表1常規(guī)邏輯門和采用本發(fā)明的邏輯門的平均單粒子瞬態(tài)脈沖寬度

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