本發(fā)明實施例涉及制造嵌入式閃存單元的均勻的隧道電介質的方法。

背景技術：

嵌入式存儲器是與通常的集成電路(ic)管芯或芯片上的邏輯器件集成的電子存儲器。嵌入式存儲器能夠支持邏輯器件的操作，并且經(jīng)常與非常大規(guī)模的集成(vlsi)ic管芯或芯片一起使用。該集成通過消除芯片之間的互連結構有利地改進了性能，并且通過在嵌入式存儲器和邏輯器件之間共享處理步驟有利地降低了制造成本。

技術實現(xiàn)要素：

根據(jù)本發(fā)明的一些實施例，提供了一種形成集成芯片的方法，包括：在襯底內的邏輯區(qū)、控制柵極區(qū)和選擇柵極區(qū)上方形成電荷捕獲介電結構；實施第一電荷捕獲介電蝕刻工藝以在所述邏輯區(qū)上方的所述電荷捕獲介電結構中形成開口；在所述開口內形成熱柵極介電層；實施第二電荷捕獲介電蝕刻工藝以去除位于所述選擇柵極區(qū)上方的所述電荷捕獲介電結構；以及在所述熱柵極介電層和所述電荷捕獲介電結構上方形成多個柵電極。

根據(jù)本發(fā)明的另一些實施例，還提供了一種形成集成芯片的方法，包括：在襯底內形成高壓阱、控制阱和選擇阱；在所述高壓阱、所述控制阱和所述選擇阱上方形成電荷捕獲介電結構；實施第一電荷捕獲介電蝕刻工藝以在所述高壓阱上方的所述電荷捕獲介電結構中形成開口；在所述高壓阱上方熱生長高壓柵極介電層；以及在熱生長所述高壓柵極介電層之后實施第二電荷捕獲介電蝕刻工藝以去除所述選擇阱上方的所述電荷捕獲介電結構。

根據(jù)本發(fā)明的又一些實施例，還提供了一種集成芯片，包括：控制柵電極，通過電荷捕獲介電結構與襯底分離；選擇柵電極，通過一個或多個額外的柵極介電層與所述襯底分離；以及邏輯柵電極，通過熱柵極介電層與所述襯底分離，其中，所述襯底具有位于所述熱柵極介電層下面的第一上表面，所述第一上表面相對于所述控制柵電極和所述選擇柵電極下面的所述襯底的平坦的上表面凹進。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳地理解本發(fā)明的各個方面。應該注意，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。

圖1a至圖1c示出包括嵌入式閃存單元的集成芯片的一些實施例。

圖2示出包括嵌入式閃存單元的集成芯片的一些額外實施例的截面圖。

圖3示出包括嵌入式閃存單元的集成芯片的一些額外實施例的截面圖。

圖4a至圖4b示出包括嵌入式閃存單元陣列的集成芯片的一些額外實施例。

圖5至圖22示出形成包括嵌入式閃存單元的集成芯片的方法的一些實施例的截面圖。

圖23示出形成包括嵌入式閃存單元的集成芯片的方法的一些實施例。

圖24示出形成包括嵌入式閃存單元的集成芯片的方法的一些額外實施例。

具體實施方式

以下公開內容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接觸的方式形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為了便于描述，在此可以使用諸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空間相對術語以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且在此使用的空間相對描述符可以同樣地作出相應的解釋。

嵌入式閃存單元通常包括布置在控制柵極和襯底之間的電荷捕獲介電結構。電荷捕獲介電結構可以包括具有隧道介電層、電荷捕獲層和阻擋介電層的三層結構。在嵌入式閃存單元的制造期間，在襯底上沉積電荷捕獲介電結構。然后形成控制柵極，并后續(xù)蝕刻電荷捕獲介電結構，以將電荷捕獲介電結構限制在控制柵極下面。在電荷捕獲介電結構的蝕刻期間，可以暴露隧道介電層的側面。因此，在后續(xù)熱氧化步驟期間，氧可以擴散到隧道介電層的端部區(qū)中，并且導致隧道介電層的端部區(qū)通過橫向氧化物侵蝕而生長得更厚。端部區(qū)的這種增厚形成具有非均勻厚度的隧道介電層，其可不利地影響嵌入式閃存單元的性能(例如，減小電壓閾值窗口的大小)。

本發(fā)明涉及一種形成嵌入式閃存單元的方法，該方法通過提供具有相對均勻厚度的隧道介電層以及相關設備來提供改進的性能。通過在襯底內的邏輯區(qū)、在控制柵極區(qū)和選擇柵極區(qū)上方形成電荷捕獲介電結構來實施該方法。實施第一電荷捕獲介電蝕刻工藝以在邏輯區(qū)上方的電荷捕獲介電結構中形成開口，并且在開口內形成熱柵極介電層。實施第二電荷捕獲介電蝕刻工藝以去除位于選擇柵極區(qū)上方的電荷捕獲介電結構。在第二電荷捕獲介電蝕刻工藝之后，在剩余的熱柵極介電層和電荷捕獲介電結構上方形成柵電極。在熱柵極介電層的形成期間，將電荷捕獲介電結構保持在選擇柵極區(qū)上方的合適的位置防止了控制柵極區(qū)上的橫向氧化物侵蝕并且改進了嵌入式閃存單元的性能。

圖1a至圖1c示出具有嵌入式閃存單元的集成芯片的一些實施例。

如圖1a的截面圖100所示，集成芯片包括布置在襯底102上的嵌入式閃存單元。嵌入式閃存單元包括控制柵極104和選擇柵極106?？刂茤艠O104包括橫向布置在源極/漏極區(qū)108之間并且通過第一柵極介電層112a和電荷捕獲介電結構114的方式與襯底102垂直分離的控制柵電極110a。選擇柵極106包括橫向布置在源極/漏極區(qū)108之間并通過第二柵極介電層112b與襯底102垂直分離的選擇柵電極110b。在一些實施例中，可以在控制柵極104和選擇柵極106的相對兩側上布置介電側壁間隔件結構116。在襯底102上方布置層間介電(ild)層118。

電荷捕獲介電結構114包括配置為存儲(即，捕獲)分別對應于數(shù)據(jù)狀態(tài)(例如，表示邏輯“0”或邏輯“1”)的不同電荷量的多層介電結構。電荷捕獲介電結構114包括布置在襯底102上的隧道介電層114a，布置在隧道介電層114a上的電荷捕獲介電層114b和布置在電荷捕獲介電層114b上的阻擋介電層114c。為了讀取存儲在電荷捕獲介電結構114中的電荷，對控制柵電極110a施加偏壓。存儲的電荷屏蔽了通過控制柵電極110a產生的電場，導致控制柵極104的閾值電壓改變。因此，取決于存儲在電荷捕獲介電結構114中的電荷量，偏壓可以導致控制柵電極110a下面的溝道區(qū)導電，指示邏輯“0”或邏輯“1”。為了向電荷捕獲介電結構114添加電荷，可以偏置控制柵電極110a和選擇柵電極110b以促進熱載流子注入。為了去除電荷捕獲介電結構114中的電荷，可以用高壓來偏置控制柵電極110a，以促進電荷fowler-nordheim隧穿(fnt)至電荷捕獲介電結構114外。

圖1b示出圖1a的集成芯片的頂視圖120的一些實施例(沿著圖1b的截面線a-a’示出圖1a)。如頂視圖120所示，沿著源極/漏極區(qū)108之間的第一方向124布置控制柵電極110a和選擇柵電極110b。源極/漏極區(qū)108通過隔離區(qū)122(例如，淺溝槽隔離(sti)區(qū))沿著第二方向126彼此分離。

圖1c示出沿著第二方向126(沿著圖1b的截面線b-b’)的集成芯片的截面圖128的一些實施例。如截面圖128所示，在襯底102內且在襯底102內的源極/漏極區(qū)108的相對側上布置隔離區(qū)122。在一些實施例中，襯底102具有在隔離區(qū)122之間彎曲的上表面102u，從而使得上表面102u的中心高于上表面102u的邊緣。在一些實施例中，隔離區(qū)122可以包括在上表面102u下面凹進的凹陷區(qū)130和在上表面102u之上升高并且通過凹陷區(qū)130與襯底102橫向分離的凸起區(qū)132。

隧道介電層114a具有相對均勻的厚度，該厚度隨著與隔離區(qū)122的距離的減小而少量增加。例如，隧道介電層114a具有第一厚度t1、小于第一厚度t1的第二厚度t2和小于第二厚度t2的第三厚度t3。隧道介電層114a的厚度可以在第一厚度t1和第三厚度t3之間減小小于約25％。例如，在一些實施例中，隧道介電層114a的厚度可以減小介于約5％和約25％之間的范圍。

例如，在一些實施例中，隧道介電層114a的厚度可以在第一厚度t1和第三厚度t3之間改變小于約5nm(例如，隧道介電層114a的厚度可以從約15nm的第一厚度t1增加至約20nm的第三厚度t3)。在其他實施例中，隧道介電層114a的厚度可以在第一厚度t1和第三厚度t3之間改變小于3nm。

隧穿介電層114a的厚度上的相對小的增加使得嵌入式閃存單元的閾值電壓上的相對小的變化，從而改進嵌入式閃存單元的性能和/或可靠性。

圖2示出具有嵌入式閃存單元的集成芯片200的一些額外實施例的截面圖。

集成芯片200包括存儲器區(qū)232和邏輯區(qū)234。存儲器區(qū)232包括具有布置在襯底102上方且位于源極/漏極區(qū)206之間的位置處的控制柵極202和選擇柵極204的嵌入式閃存單元(例如，嵌入式sonos閃存單元)。源極/漏極區(qū)206包括具有設置在襯底102的上表面內的第一摻雜類型(例如，n型)的高摻雜區(qū)。在一些實施例中，在具有第二摻雜類型(例如，p型)的控制阱208上方布置控制柵極202，并且在具有第二摻雜類型(例如，p型)的選擇阱210上方布置選擇柵極204。在一些額外的實施例中，控制阱208和選擇阱210可以布置在具有第一摻雜類型(例如，n型)的深阱212內。在一些實施例中，控制柵極202和選擇柵極204可以共享橫向布置在控制柵極202和選擇柵極204之間的源極/漏極區(qū)206。

控制柵極202包括通過電荷捕獲介電結構114和一個或多個額外的柵極介電層216a和/或218a與襯底102分離的控制柵電極220a。選擇柵極204包括通過一個或多個額外的柵極介電層216b和/或218b與襯底102分離的選擇柵電極220b。在一些實施例中，控制柵電極220a的上表面高于選擇柵電極220b的上表面。例如，控制柵電極220a的上表面可以通過距離221垂直地偏離選擇柵電極220b的上表面。

在一些實施例中，電荷捕獲介電結構114可包括ono結構。在這種實施例中，隧道介電層114a可以包括氧化物，電荷捕獲介電層114b可以包括氮化物，以及阻擋介電層114c可以包括氧化物。在其他實施例中，電荷捕獲介電結構114可包括氧化物納米晶體氧化物(onco)結構。在這種實施例中，隧道介電層114a可以包括氧化物，電荷捕獲介電層114b可以包括晶體納米點(例如，硅點)層，以及阻擋介電層114c可以包括氧化物。

邏輯區(qū)234包括晶體管器件236，晶體管器件236具有通過熱柵極介電層240(即，通過熱生長工藝形成的柵極介電層)和一個或多個額外的柵極介電層216x和/或218x與襯底102內的邏輯阱區(qū)238垂直分離的邏輯柵電極220x。邏輯柵電極220x橫向布置在邏輯阱區(qū)238內的源極/漏極區(qū)244之間。在一些實施例中，邏輯區(qū)234內的襯底102的上表面相對于嵌入式存儲器區(qū)302內的襯底102的大致平坦的上表面可以垂直地凹進距離242。

可以在嵌入式閃存單元的相對兩側上的襯底102內布置隔離區(qū)214。在各個實施例中，隔離區(qū)214可以包括淺溝槽隔離(sti)區(qū)、深溝槽隔離(dti)區(qū)、注入隔離區(qū)、場氧化物區(qū)等。在一些實施例中，可以在源極/漏極區(qū)206和/或244上布置硅化物層222。例如，硅化物層222可以包括硅化鎳。

在一些實施例中，可以沿著控制柵極202、選擇柵極204和晶體管器件236的側壁布置介電側壁間隔件。在一些實施例中，介電側壁間隔件可以包括沿著第一側壁間隔件224的最外部側壁布置的第一側壁間隔件224和第二側壁間隔件226。在一些實施例中，第一側壁間隔件224和/或第二側壁間隔件226可以包括氮化物。在其他實施例中，例如，第一側壁間隔件224和/或第二側壁間隔件226可以包括諸如氧化鉿、氧化鉿硅、氧化鉿鋁、氧化鉭鉿、硅酸鋯或氧化鋯的高k介電材料。

在襯底102上方布置層間介電(ild)層228。在一些實施例中，例如，ild層228可以包括磷硅酸鹽玻璃(psg)。導電接觸件230穿過ild層228垂直地延伸至一個或多個源極/漏極區(qū)206和244，和/或一個或多個柵電極220a、220b和/或220x。導電接觸件230可以包括鎢、銅、鋁銅或一些其他導電材料。

圖3示出具有嵌入式閃存單元的集成芯片300的一些額外實施例的截面圖。

集成芯片300包括嵌入式存儲器區(qū)302和一個或多個邏輯區(qū)304a-304c。嵌入式存儲器區(qū)302包括具有控制柵極區(qū)302a和選擇柵極區(qū)302b的嵌入式存儲器器件?？刂茤艠O區(qū)302a包括具有控制柵電極220a的控制柵極202，控制柵電極220a通過電荷捕獲介電結構114、雙柵極介電層216a和單柵極介電層218a與襯底102分離。選擇柵極區(qū)302b包括具有選擇柵電極220b的選擇柵極204，選擇柵電極220b通過雙柵極介電層216b和單柵極介電層218b與襯底102分離。在控制柵極202和選擇柵極204的相對側上的襯底102的上表面中布置源極/漏極區(qū)206。

在一些實施例中，一個或多個邏輯區(qū)304a-304c可以包括具有一個或多個單柵極介電晶體管306的單柵極介電區(qū)304a、具有一個或多個雙柵極介電晶體管306的雙柵極介電區(qū)304b、和/或具有一個或多個高壓晶體管316的高壓區(qū)304c。在一些實施例中，通過隔離區(qū)214將一個或多個邏輯區(qū)304a-304c彼此橫向間隔開。盡管嵌入式存儲器區(qū)302和一個或多個邏輯區(qū)304a-304c示出為彼此橫向相鄰，但是應當理解，在一些實施例中，嵌入式存儲器區(qū)302和一個或多個邏輯區(qū)304a-304c可以位于集成芯片的不同部分內。

單柵極介電晶體管306包括通過具有第一厚度的單柵極介電層218c的方式與襯底102垂直分離的單柵極介電電極220c。在一些實施例中，單柵極介電電極220c與設置在襯底102內并具有第二摻雜類型的單柵極阱308垂直分離。

雙柵極介電晶體管312包括通過單柵極介電層218d和雙柵極介電層216d與襯底102垂直分離的雙柵極介電電極220d。在一些實施例中，雙柵極介電電極220d與設置在襯底102內并具有第二摻雜類型的雙柵極阱314垂直分離。單柵極介電層218d和雙柵極介電層216d共同具有第二厚度，其配置為提供具有比單柵極介電晶體管306更高的擊穿電壓的雙柵極介電晶體管312。

高壓晶體管316包括通過單柵極介電層218e、雙柵極介電層216e和高壓柵極介電層318與襯底102垂直分離的高壓柵電極220e。在一些實施例中，高壓柵電極220e與設置在襯底102內并具有第二摻雜類型的高壓阱320垂直分離。單柵極介電層218e、雙柵極介電層216e和高壓柵極介電層318共同具有第三厚度，其配置為提供具有比雙柵極介電晶體管312更高的擊穿電壓的高壓晶體管316。

在一些實施例中，高壓區(qū)304c內的襯底102的上表面相對于嵌入式存儲器區(qū)302內的襯底102的大致平坦的上表面可以垂直地凹進距離322。在一些實施例中，高壓區(qū)304c內的襯底102的上表面還可相對于單柵極介電區(qū)304a和雙柵極介電區(qū)304b內的襯底102的上表面垂直地凹進。在一些實施例中，單柵極介電區(qū)304a和雙柵極介電區(qū)304b內的襯底102的上表面與嵌入式存儲器區(qū)302內的襯底102的上表面可以是大致平坦的。

在單柵極阱308、雙柵極阱314和高壓阱320內設置源極/漏極區(qū)310。在一些實施例中，源極/漏極區(qū)310可以具有第二深度d2，其大于嵌入式存儲器區(qū)302內的源極/漏極區(qū)206的第一深度d1。在一些實施例中，控制柵電極220a和選擇柵電極220b可以包括第一材料，而單柵極介電電極220c、雙柵極介電電極220d和高壓柵電極220e可以包括不同的第二材料。在一些實施例中，第一材料是多晶硅以及第二材料是金屬(例如，鈦、鉭、鎢、銅、鋁銅或鋁等)。

圖4a-圖4b示出具有嵌入式閃存單元的陣列的集成芯片的一些實施例。

圖4a示出具有嵌入式閃存單元的陣列的集成芯片的截面圖400。圖4b示出圖4a的集成芯片的頂視圖410。如截面圖400所示，集成芯片包括以與邏輯區(qū)408橫向分離的位置布置在襯底102內的存儲器區(qū)402。存儲器區(qū)402包括以陣列布置的多個存儲器單元404a-404b，并且分別具有控制柵極202和選擇柵極204。在一些實施例中，控制柵極202可以彼此相鄰布置。在這種實施例中，控制柵極202和選擇柵極204可以共享中間源極/漏極區(qū)206。

邏輯區(qū)408包括一個或多個晶體管器件236(例如，單柵極介電晶體管、雙柵極介電晶體管、高壓晶體管等)。在一些實施例中，邏輯區(qū)408可以通過偽區(qū)406與存儲器單元404a-404b分離，偽區(qū)406具有不作為存儲器單元操作的一個或多個選擇柵極204。在一些實施例中，可以在存儲器區(qū)402的陣列結構內布置偽區(qū)406。

圖5-圖22示出用于制造包括嵌入式閃存單元的集成芯片的方法的一些實施例的一系列截面圖500-2200。雖然圖5-圖22所示的截面圖是參考形成嵌入式閃存單元的方法描述的，但應當理解，圖中所示的結構不限于形成方法，而是可以獨立于該方法。

如圖5的截面圖500所示，在襯底102內形成深阱212。襯底102可以是諸如半導體晶圓和/或晶圓上的一個或多個管芯的任何類型的半導體主體(例如，硅、sige、soi等)，以及與其相關的任何其他類型的半導體和/或外延層。在一些實施例中，可以通過將具有第二摻雜類型的摻雜物質502選擇性地注入到具有第一摻雜類型的襯底102中(例如，通過將n型摻雜劑注入到襯底中可以在p型襯底內形成n型深阱，以形成pmos有源區(qū))來形成深阱212。在一些實施例中，可以根據(jù)第一掩模層504來將摻雜物質502選擇性地注入到襯底102中。在一些實施例中，第一掩模層504可以包括圖案化的光刻膠層。

如圖6的截面圖600所示，在襯底102的上側內形成多個隔離區(qū)214。在一些實施例中，可以通過選擇性地蝕刻襯底102以形成溝槽并后續(xù)用介電材料(例如，氧化物)填充溝槽來形成多個隔離區(qū)214。

如圖7的截面圖700所示，在襯底102內形成一個或多個阱308、210、314和/或320。一個或多個阱可以包括選擇阱210、單柵極阱308、雙柵極阱314和高壓阱320?？梢酝ㄟ^將具有第一摻雜類型的一種或多種摻雜物質702選擇性地注入(使用一個或多個單獨的注入工藝)到襯底102中來形成一個或多個阱308、210、314和/或320。在一些實施例中，可以根據(jù)第二掩模層704(例如，光刻膠層)將一種或多種摻雜物質702選擇性地注入到襯底102中。在一些實施例中，可以在注入之前在襯底102上方形成犧牲介電層706以調節(jié)注入的深度。

如圖8的截面圖800所示，在襯底102內形成控制阱208?？梢愿鶕?jù)第三掩模層804(例如，光刻膠層)，通過將一種或多種摻雜物質802選擇性地注入到襯底102中來形成控制阱208。在一些實施例中，控制阱208和選擇阱210可以包括相同的摻雜類型和不同的摻雜濃度。

如圖9的截面圖900所示，在襯底102上方形成電荷捕獲介電結構902。在一些實施例中，電荷捕獲介電結構902包括隧道介電層902a、形成在隧道介電層902a上方的電荷捕獲層902b、和形成在電荷捕獲層902b上方的阻擋介電層902c。隧道介電層902a和阻擋介電層902c可以包括氧化物(例如，二氧化硅)，以及電荷捕獲層902b可以包括氮化物或納米晶體(例如，量子點)?？梢酝ㄟ^熱生長工藝或通過沉積工藝(例如，化學汽相沉積(cvd)、物理汽相沉積(pvd)和/或原子層沉積(ald))的方式形成隧道介電層902a，同時，可以通過沉積工藝(例如，cvd、pvd和/或ald)形成電荷捕獲層902b和阻擋介電層902c。

在一些實施例中，可以在形成電荷捕獲介電結構902之前，從控制阱208上方去除犧牲介電層706(如圖8所示)，但是在控制阱208之外的區(qū)域中保留(例如，從而使得在控制阱208上方且在控制阱208的外部區(qū)域中的犧牲介電層706上方形成電荷捕獲介電結構902)。

如圖10的截面圖1000所示，實施第一電荷捕獲介電蝕刻工藝以在電荷捕獲介電結構1002中形成開口1004。開口1004位于在高壓阱320上方。在一些實施例中，可以根據(jù)第四掩模層1008通過將電荷捕獲介電結構1002選擇性地暴露于一種或多種蝕刻劑1006來實施第一電荷捕獲介電蝕刻工藝。

如圖11a的截面圖1100所示，在襯底102內的高壓阱320上方形成高壓柵極介電層1102。在一些實施例中，通過熱生長工藝形成高壓柵極介電層1102。電荷捕獲介電結構1002阻擋(即，減少)包括控制阱208和選擇阱210的嵌入式存儲器區(qū)302內的熱生長工藝。阻擋嵌入式存儲器區(qū)302內的熱生長工藝導致高壓阱320和嵌入式存儲器區(qū)302之間的表面垂直偏移，因為襯底102的位于高溫阱320上方的部分在熱生長工藝期間被消耗。例如，襯底102可以包括位于高壓阱320上方的上表面，其相對于嵌入式存儲器區(qū)302內的大致平坦的上表面凹進距離1104。在各個實施例中，熱生長工藝可以包括濕熱生長工藝或干熱生長工藝。

此外，由于電荷捕獲介電結構1002阻擋嵌入式存儲器區(qū)302內(例如，選擇柵極阱210上方)的熱生長工藝，熱氧化物侵蝕和氧化增強的擴散在嵌入式存儲器區(qū)302內的隧道介電層1002a上所有減少，導致隧道介電層具有相對均勻的厚度。

例如，圖11c示出截面圖1100所示的存儲器區(qū)302的集成芯片的頂視圖1110(沿著在第一方向1109延伸的圖11c的截面線a-a’示出圖11a)。圖11b示出集成芯片沿著第二方向1111(沿著圖11c的截面線b-b’)的截面圖1108。如截面圖1108和圖11d的曲線圖1112所示，隧道介電層1002a具有沿著第二方向1111的隨著與隔離區(qū)122的距離增加而減小的厚度。隧道介電層114a的厚度可以在第一厚度t1和第三厚度t3之間改變小于25％的量1114。

隧道介電層1002a上的氧化侵蝕減少的結果還導致沿著第一方向1109的大致平坦的電荷捕獲介電結構1002，如截面圖1100所示。例如，雖然電荷捕獲介電結構1002可以具有較高的外側拐角，拐角升高距離1106，距離1106在中心處的電荷捕獲介電結構1002的高度的約20％和約50％之間的范圍內(與單步電荷捕獲介電蝕刻工藝形成相比，其導致拐角具有在電荷捕獲介電結構1002的中心處的高度的約100％和約200％之間的范圍內升高的鳥狀峰)。

如圖1的截面圖1200所示，實施第二電荷捕獲介電蝕刻工藝以去除在控制阱208的外部區(qū)域中的電荷捕獲介電結構114。在一些實施例中，可以根據(jù)覆蓋位于控制阱208上方的電荷捕獲電介質結構114和位于高壓阱320上方的高壓柵極介電層1102的第五掩模層1204(例如，光刻膠層)，通過將電荷捕獲介電結構1206選擇性地暴露于一種或多種蝕刻劑1202來實施第二電荷捕獲介電蝕刻工藝。

如圖13的截面圖1300所示，在襯底102上方形成雙柵極介電層1302。雙柵極介電層1302可以包括氧化物(例如，二氧化硅)。在一些實施例中，可以通過毯式沉積工藝(例如，cvd工藝、pe-cvd工藝、pvd工藝或ald工藝)形成雙柵極介電層1302。在形成之后，后續(xù)從單柵極阱308上方去除雙柵極介電層1302。在一些實施例中，可以根據(jù)具有位于單柵極阱308上方的開口的第六掩模層1306，通過將雙柵極介電層1302選擇性地暴露于一種或多種蝕刻劑1304而從單柵極阱308上方去除雙柵極介電層1302。

如圖14的截面圖1400所示，在襯底102上方形成單柵極介電層1402。單柵極介電層1402可以包括氧化物(例如，二氧化硅)。在一些實施例中，可以通過毯式沉積工藝(例如，cvd工藝、pe-cvd工藝、pvd工藝或ald工藝)形成單柵極介電層1402。

如圖15的截面圖1500所示，在單柵極介電層1402上方形成多個柵電極220a-220e?？梢酝ㄟ^汽相沉積工藝(例如，cvd、pvd或ald)的方式，在單柵極介電層1402上方沉積導電層來形成多個柵電極220a-220e。在各個實施例中，導電層可包括摻雜的多晶硅或一些其他導電材料?？梢院罄m(xù)蝕刻導電層以形成控制柵電極220a、選擇柵電極220b、單柵極介電電極220c、雙柵極介電電極220d和高壓柵電極220e。

如圖16的截面圖1600所示，通過使用多個柵電極220a-220e作為掩模，將單柵極介電層和雙柵極介電層暴露于一種或多種蝕刻劑1602，選擇性地蝕刻單柵極介電層和雙柵極介電層。蝕刻工藝將單柵極介電層和雙柵極介電層限制在控制柵電極220a、選擇柵電極220b、雙柵極介電電極220d和高壓柵電極220e下面。蝕刻工藝還將單柵極介電層限制在單柵極介電電極220c下面。

如圖17的截面圖1700所示，實施第一源極/漏極注入工藝以在單柵極阱308、雙柵極阱314和高壓阱320內形成源極/漏極區(qū)310。在一些實施例中，可以根據(jù)包括單柵極介電電極220c、雙柵極介電電極220d、高壓柵電極220e和第七掩模層1704的掩模，通過將摻雜物質1702選擇性地注入到襯底102中來實施第一源極/漏極注入工藝。

如圖18的截面圖1800所示，在多個柵電極220a-220e的相對側上形成一個或多個側壁間隔件224-226。在一些實施例中，一個或多個側壁間隔件222-224可以包括第一側壁間隔件224和第二側壁間隔件226。第一側壁間隔件224和第二側壁間隔件226可以分別通過在襯底102上沉積氮化物或氧化物基材料，并選擇性地蝕刻氮化物或氧化物基材料以形成第一側壁間隔件224和第二側壁間隔件226來形成。

如圖19的截面圖1900所示，使用控制柵電極220a、圍繞控制柵電極220a的一個或多個側壁間隔件224-226、和第八掩模層1904作為掩模，通過將電荷捕獲介電結構114暴露于一種或多種蝕刻劑1902，來選擇性地蝕刻電荷捕獲介電結構114。蝕刻工藝將電荷捕獲介電結構114限制在控制柵電極220a和圍繞控制柵電極220a的一個或多個側壁間隔件224-226下面。

如圖20的截面圖2000所示，實施第二源極/漏極注入工藝以在控制阱208和選擇阱210內形成源極/漏極區(qū)206。在一些實施例中，可以根據(jù)控制柵電極220a、選擇柵電極220b、圍繞控制柵電極220a和選擇柵電極220b的側壁間隔件224-226、和第七掩模層2004，將摻雜物質2002選擇性地注入到襯底102中來實施第二源極/漏極注入工藝。在一些實施例中，第二源極/漏極注入工藝可形成源極/漏極區(qū)206，其包括具有比單柵極阱308、雙柵極阱314和高壓阱320內的源極/漏極區(qū)310更淺的深度和更低的摻雜濃度的輕摻雜源極/漏極區(qū)。

如圖21的截面圖2100所示，使用高壓柵電極220e、圍繞高壓柵電極220e的側壁間隔件224-226、和第九掩模層2104作為掩模，通過將高壓柵極介電層318暴露于一種或多種蝕刻劑2102來選擇性地蝕刻高壓柵極介電層318。蝕刻工藝將高壓柵極介電層318限制在高壓柵電極220e和圍繞高壓柵電極220e的側壁間隔件224-226下面。

如圖22的截面圖2200所示，在襯底102上方形成層間介電(ild)層228。ild層228可以包括氧化物、psg、低k電介質或一些其他電介質，并且可以通過汽相沉積工藝(例如cvd、pvd或ald)形成。在ild層228內形成導電接觸件230。導電接觸件230從ild層228的頂面延伸至源極/漏極區(qū)206和/或310和/或至控制柵電極220a、選擇柵電極220b、單柵極介電電極220c、雙柵極介電電極220d和/或高壓柵電極220e。在一些實施例中，可以通過選擇性地蝕刻第一ild層以形成多個開口來形成導電接觸件230。后續(xù)用導電材料填充多個開口以形成多個導電接觸件?？梢栽谛纬蓪щ姴牧现髮嵤┢教够に?例如，化學機械拋光工藝)，以共平面化ild層228和第三導電層的上表面。在各個實施例中，導電材料可包括鎢、銅、鋁銅或一些其他導電材料。

圖23示出形成包括閃存單元的集成芯片的方法2300的一些實施例的流程圖。

雖然相對于圖5-圖22描述了所公開的方法(例如，方法2300和2400)，應當理解，所述方法不限于這種結構。此外，雖然本文將所公開的方法示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制意義。例如，一些步驟可以以不同的順序發(fā)生和/或與除了本文描述和示出之外的其他步驟或事件同時發(fā)生。另外，并不要求所有示出的步驟都用來實施本文所描述的一個或多個方面或實施例。此外，可在一個或多個分離的步驟和/或階段中執(zhí)行本文所述步驟的一個或多個。

在2302處，在邏輯區(qū)和具有控制柵極區(qū)和選擇柵極區(qū)的嵌入式存儲器區(qū)上方形成電荷捕獲介電結構。圖9示出對應于步驟2302的截面圖900的一些實施例。

在2304處，實施第一電荷捕獲介電蝕刻工藝以在邏輯區(qū)上方的電荷捕獲介電結構中形成開口。圖10示出對應于步驟2304的截面圖1000的一些實施例。

在2306處，在邏輯區(qū)上方形成熱柵極介電層。圖11a示出對應于步驟2306的截面圖1100的一些實施例。

在2308處，實施第二電荷捕獲介電蝕刻工藝以從選擇柵極區(qū)上方去除電荷捕獲介電結構。圖12示出對應于步驟2308的截面圖1200的一些實施例。

在2310處，在襯底上方形成一個或多個額外的柵極介電層。圖13-圖14示出對應于步驟2310的截面圖1300-1400的一些實施例。

在2312處，在一個或多個額外的柵極介電層上方形成多個柵電極。圖15示出對應于步驟2312的截面圖1500的一些實施例。

在2314處，使用多個柵電極作為掩模來選擇性地圖案化電荷捕獲介電結構、熱柵極介電層和額外的柵極介電層。圖16-圖21示出對應于步驟2314的截面圖1600-2100的一些實施例。

在2316中，在襯底上方的ild層內形成多個導電接觸件。圖22示出對應于步驟2316的截面圖2200的一些實施例。

圖24示出形成包括閃存單元的集成芯片的方法2400的一些額外實施例的流程圖。

在2402處，可以在襯底內形成深阱區(qū)。圖5示出對應于步驟2402的截面圖500的一些實施例。

在2404處，在襯底內形成多個隔離區(qū)。圖6示出對應于步驟2404的截面圖600的一些實施例。

在2406處，在襯底內形成包括高壓阱、控制阱和選擇阱的多個阱區(qū)。圖7-圖8示出對應于步驟2406的截面圖700-800的一些實施例。

在2408處，在多個阱區(qū)上方形成電荷捕獲介電結構。圖9示出對應于步驟2408的截面圖900的一些實施例。

在2410處，實施第一電荷捕獲介電蝕刻工藝以在高壓阱上方的電荷捕獲介電結構中形成開口。圖10示出對應于步驟2410的截面圖1000的一些實施例。

在2412處，在高壓阱上方形成高壓柵極介電層。圖11示出對應于步驟2410的截面圖1100的一些實施例。

在2414處，實施第二電荷捕獲介電蝕刻工藝以從選擇阱上方去除電荷捕獲介電結構。圖12示出對應于步驟2414的截面圖1200的一些實施例。

在2416處，在襯底上方形成第一柵極介電層(例如，雙柵極介電層)。圖13示出對應于步驟2416的截面圖1300的一些實施例。

在2418處，在襯底上方形成第二柵極介電層(例如，單柵極介電層)。圖14示出對應于步驟2418的截面圖1400的一些實施例。

在2420處，在第二柵極介電層上方形成多個柵電極。圖15示出對應于步驟2420的截面圖1500的一些實施例。

在2422處，使用多個柵電極作為掩模來選擇性地蝕刻第二柵極介電層和第一柵極介電層。圖16示出對應于步驟2422的截面圖1600的一些實施例。

在2424處，實施第一源極/漏極注入工藝以在高壓阱內形成源極/漏極區(qū)。圖17示出對應于步驟2424的截面圖1700的一些實施例。

在2426處，在多個柵電極的相對側上形成一個或多個側壁間隔件。圖18示出對應于步驟2426的截面圖1800的一些實施例。

在2428處，選擇性地蝕刻電荷捕獲介電結構，以將電荷捕獲介電結構限制在控制柵電極和一個或多個側壁間隔件下面。圖19示出對應于步驟2428的截面圖1900的一些實施例。

在2430處，實施第二源極/漏極注入工藝以在控制柵極阱和選擇柵極阱內形成源極/漏極區(qū)。圖20示出對應于步驟2430的截面圖2000的一些實施例。

在2432處，選擇性地蝕刻高壓柵極介電層以將高電壓柵極介電層限制在高壓柵電極和一個或多個側壁間隔件下面。圖21示出對應于步驟2432的截面圖2100的一些實施例。

在2434中，在襯底上方的ild層內形成多個導電接觸件。圖22示出對應于步驟2434的截面圖2200的一些實施例。

因此，本發(fā)明涉及形成嵌入式閃存單元的方法，該方法使用多步驟蝕刻工藝以通過在選擇柵極區(qū)中阻擋熱氧化物生長來抑制氧化誘導的隧道氧化物侵蝕和oed效應的方式選擇性地蝕刻電荷捕獲介電結構，從而導致隧道介電層具有相對均勻厚度的隧道介電層。

在一些實施例中，本發(fā)明涉及形成集成芯片的方法。該方法包括在襯底內的邏輯區(qū)、控制柵極區(qū)和選擇柵極區(qū)上方形成電荷捕獲介電結構。實施第一電荷捕獲介電蝕刻工藝以在邏輯區(qū)上方的電荷捕獲介電結構中形成開口。在開口內形成熱柵極介電層。實施第二電荷捕獲介電蝕刻工藝以去除位于選擇柵極區(qū)上方的電荷捕獲介電結構。在熱柵極介電層和電荷捕獲介電結構上方形成多個柵電極。

在其他實施例中，本發(fā)明涉及一種形成集成芯片的方法。該方法包括在襯底內形成高壓阱、控制阱和選擇阱，以及在高壓阱、控制阱和選擇阱上方形成電荷捕獲介電結構。實施第一電荷捕獲介電蝕刻工藝以在高壓阱上方的電荷捕獲介電結構中形成開口。在高壓阱上方熱生長高壓柵極介電層。在熱生長高壓柵極介電層之后實施第二電荷捕獲介電蝕刻工藝以去除選擇阱上方的電荷捕獲介電結構。

在又一其他實施例中，本發(fā)明涉及集成芯片。集成芯片包括通過電荷捕獲介電結構的方式與襯底分離的控制柵電極，和通過一個或多個額外的柵極介電層與襯底分離的選擇柵電極。集成芯片還包括通過熱柵極介電層的方式與襯底分離的邏輯柵電極。襯底具有位于熱柵極介電層下面的第一上表面，其相對于控制柵電極和選擇柵電極下面的襯底的大致平坦的上表面凹進。

根據(jù)本發(fā)明的一些實施例，提供了一種形成集成芯片的方法，包括：在襯底內的邏輯區(qū)、控制柵極區(qū)和選擇柵極區(qū)上方形成電荷捕獲介電結構；實施第一電荷捕獲介電蝕刻工藝以在所述邏輯區(qū)上方的所述電荷捕獲介電結構中形成開口；在所述開口內形成熱柵極介電層；實施第二電荷捕獲介電蝕刻工藝以去除位于所述選擇柵極區(qū)上方的所述電荷捕獲介電結構；以及在所述熱柵極介電層和所述電荷捕獲介電結構上方形成多個柵電極。

在上述方法中，在實施所述第一電荷捕獲介電蝕刻工藝之后剩余的所述電荷捕獲介電結構減少了在所述控制柵極區(qū)和所述選擇柵極區(qū)上方形成的所述熱柵極介電層。

在上述方法中，還包括：在所述襯底上方形成一個或多個額外的柵極介電層；在所述一個或多個額外的柵極介電層上方形成所述多個柵電極；以及使用所述多個柵電極作為掩模，圖案化所述電荷捕獲介電結構、所述熱柵極介電層和所述一個或多個額外的柵極介電層。

在上述方法中，形成所述一個或多個額外的柵極介電層包括：在所述襯底上方形成第一柵極介電層；以及在所述第一柵極介電層上方形成第二柵極介電層，其中，所述第一柵極介電層具有比所述第二柵極介電層更大的厚度。

在上述方法中，形成所述電荷捕獲介電結構包括：在所述襯底上方形成隧道介電層；在所述隧道介電層上方形成電荷捕獲介電層；以及在所述電荷捕獲介電層上方形成阻擋介電層。

在上述方法中，還包括：在所述控制柵極區(qū)的相對兩側上的所述襯底內形成第一隔離區(qū)和第二隔離區(qū)。

在上述方法中，位于所述第一隔離區(qū)和所述第二隔離區(qū)之間的所述隧道介電層的厚度在5％和25％之間的范圍內變化。

在上述方法中，所述襯底具有位于所述熱柵極介電層下面的第一上表面，所述第一上表面相對于所述控制柵極區(qū)和所述選擇柵極區(qū)內的所述襯底的平坦上表面凹進。

在上述方法中，還包括：在所述邏輯區(qū)內形成多個第一源極/漏極區(qū)；以及隨后在所述控制柵極區(qū)和所述選擇柵極區(qū)內形成多個第二源極/漏極區(qū)。

根據(jù)本發(fā)明的另一些實施例，還提供了一種形成集成芯片的方法，包括：在襯底內形成高壓阱、控制阱和選擇阱；在所述高壓阱、所述控制阱和所述選擇阱上方形成電荷捕獲介電結構；實施第一電荷捕獲介電蝕刻工藝以在所述高壓阱上方的所述電荷捕獲介電結構中形成開口；在所述高壓阱上方熱生長高壓柵極介電層；以及在熱生長所述高壓柵極介電層之后實施第二電荷捕獲介電蝕刻工藝以去除所述選擇阱上方的所述電荷捕獲介電結構。

在上述方法中，還包括：在實施所述第二電荷捕獲介電蝕刻工藝之后，在所述襯底上方形成雙柵極介電層；在所述雙柵極介電層上方形成單柵極介電層；在所述單柵極介電層上方形成多個柵電極；以及使用所述多個柵電極作為掩模，蝕刻所述雙柵極介電層和所述單柵極介電層。

在上述方法中，還包括：在所述多個柵電極的相對兩側上形成一個或多個側壁間隔件。

在上述方法中，還包括：使用所述多個柵電極和所述一個或多個側壁間隔件作為掩模來蝕刻所述高壓柵極介電層和所述電荷捕獲介電結構。

在上述方法中，還包括：實施第一注入工藝以在所述高壓阱內形成多個第一源極/漏極區(qū)；以及實施第二注入工藝以在所述控制阱和所述選擇阱內形成多個第二源極/漏極區(qū)。

根據(jù)本發(fā)明的又一些實施例，還提供了一種集成芯片，包括：控制柵電極，通過電荷捕獲介電結構與襯底分離；選擇柵電極，通過一個或多個額外的柵極介電層與所述襯底分離；以及邏輯柵電極，通過熱柵極介電層與所述襯底分離，其中，所述襯底具有位于所述熱柵極介電層下面的第一上表面，所述第一上表面相對于所述控制柵電極和所述選擇柵電極下面的所述襯底的平坦的上表面凹進。

在上述集成芯片中，還包括：第一隔離區(qū)和第二隔離區(qū)，沿著第一方向布置在所述控制柵電極的相對兩側上的所述襯底內的，其中，所述控制柵電極沿著垂直于所述第一方向的第二方向與所述選擇柵電極分離。

在上述集成芯片中，所述電荷捕獲介電結構包括隧道介電層，位于所述隧道介電層上方的電荷捕獲介電層和位于所述電荷捕獲介電層上方的阻擋介電層；以及其中，位于所述第一隔離區(qū)和所述第二隔離區(qū)之間的所述隧道介電層的厚度在5％和25％之間的范圍內變化。

在上述集成芯片中，所述襯底具有在所述第一隔離區(qū)和所述第二隔離區(qū)之間彎曲的上表面。

在上述集成芯片中，所述第一隔離區(qū)和所述第二隔離區(qū)包括凹進為低于所述上表面的凹陷區(qū)和在所述上表面之上升高并且通過所述凹陷區(qū)與所述襯底橫向分離的凸起區(qū)。

在上述集成芯片中，所述熱柵極介電層的厚度大于所述電荷捕獲介電結構的厚度。

上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發(fā)明的各方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實施與在此所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。