本發(fā)明實施例涉及半導體領域，更具體的，涉及半導體裝置及其制造方法。

背景技術(shù)：

通過晶片工藝及封裝工藝來制造各種半導體裝置。通過數(shù)種工藝步驟來遮蔽、蝕刻及摻雜襯底(通常為硅晶片)，所述步驟取決于將要制造的裝置的類型。

一般來說，一種方法在分割晶片前堆疊晶片且借此在堆疊后執(zhí)行分割(晶片到晶片方法，后文中稱為“w2w方法”)。w2w方法產(chǎn)生高制造效率，但具有以下缺點：當晶片中的每一者的缺陷率增加時，缺陷率隨著經(jīng)堆疊晶片的數(shù)目增加而累積上升，借此導致產(chǎn)品合格率下降且最終產(chǎn)品成本上升。

因此，需要提供一種用于制造可獲得高產(chǎn)品合格率并降低產(chǎn)品成本的晶片堆疊的方法。還應了解，盡管揭露了三維封裝應用，但可仍存在在多芯片封裝中附接眾多不同裸片。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例提供一種用于制造半導體裝置的方法，其包含：將載體晶片附接到頂部裸片晶片的前側(cè)；薄化頂部裸片晶片的背側(cè)，頂部裸片晶片的所述背側(cè)與頂部裸片晶片的前側(cè)相對；單粒化載體晶片及頂部裸片晶片，借此形成附接到經(jīng)單粒化載體裸片的經(jīng)單?；闫?；及將經(jīng)單?；闫械拿恳徽叩谋硞?cè)接合到底部晶片。

附圖說明

當與附圖一起閱讀時，從以下詳細描述最佳地理解本發(fā)明實施例的各方面。應注意，根據(jù)工業(yè)中的標準實踐，各種構(gòu)件未按比例繪制。實際上，為論述清晰起見，可任意地增加或減小各種構(gòu)件的尺寸。

圖1a到1h圖解說明根據(jù)本發(fā)明的一些實施例的用于接合半導體裝置的操作的不完全橫截面圖。

圖2a到2f圖解說明根據(jù)本發(fā)明的一些實施例的半導體制造操作的透視及橫截面圖。

圖3a到3c圖解說明根據(jù)本發(fā)明的一些實施例的半導體制造操作的橫截面圖。

圖4圖解說明根據(jù)本發(fā)明的一個實施例的半導體裝置的橫截面圖。

圖5圖解說明根據(jù)本發(fā)明的另一實施例的半導體裝置的橫截面圖。

圖6圖解說明根據(jù)本發(fā)明的又一實施例的半導體裝置的橫截面圖。

具體實施方式

以下揭露內(nèi)容提供用于實施所提供標的物的不同構(gòu)件的許多不同實施例或?qū)嵗?。下文描述組件及布置的特定實例以簡化本發(fā)明實施例。當然，這些僅為實例且不打算具有限制性。舉例來說，在以下描述中第一特征在第二特征上方或上的形成可包含其中第一特征與第二特征形成為直接接觸的實施例，且還可包含其中可在第一特征與第二特征之間形成額外特征使得第一特征與第二特征可不直接接觸的實施例。另外，本發(fā)明實施例可在各種實例中重復參考編號及/或字母。此重復是出于簡化及清晰目的，且其自身并不指示所論述的各種實施例及/或配置之間的關系。

此外，為易于描述，本文中可使用其它空間相對術(shù)語(例如“下面”、“下方”、“下部”、“上面”、“上部”等)來描述一個元件或構(gòu)件與另一(些)元件或構(gòu)件的關系，如各圖中所圖解說明。除圖中所描繪的定向外，所述空間相對術(shù)語還打算涵蓋裝置在使用或操作中的不同定向。設備可以其它方式定向(旋轉(zhuǎn)90度或呈其它定向)，且因此可同樣地解釋本文中所使用的空間相對描述符。

如此項技術(shù)中已知，以從晶片產(chǎn)生多個個別裸片的方式來處理所述晶片，且不同晶片可具有不同特性。所揭露實施例包含用于將至少一個經(jīng)單粒化裸片接合到晶片的頂部半導體表面的方法，且通過前述方法形成經(jīng)接合半導體結(jié)構(gòu)。經(jīng)單?；闫稍诠δ芗疤匦陨鲜遣煌?。另外，形成于晶片的頂部半導體表面上的電路通常包含例如晶體管、電容器、電阻器及二極管的電路元件，以及互連這些各種電路元件的信號線及其它導體。關于裸片-晶片堆疊的結(jié)構(gòu)，已知合格裸片(kgd)可有利地用于產(chǎn)生多芯片封裝及用于產(chǎn)生與通過w2w方法制作的那些結(jié)構(gòu)相比更好的合格產(chǎn)品。另外，可針對各種功能將具有不同大小的異質(zhì)裝置或芯片集成于一個封裝中。

圖1a描繪包含前段工藝(feol)層105及后段工藝(beol)層107的頂部裸片晶片101。beol層107包含通過beol操作在其中制作的多層互連件且位于feol層105上面。feol層105包含利用feol操作在其中制作的裝置，例如晶體管。未研磨頂部裸片晶片101的厚度為約31密爾(約700微米)。

圖1b進一步描繪臨時接合109及載體晶片111。載體晶片111擁有平面表面以便容納頂部裸片晶片101。在一些實施例中，首先用臨時接合109來涂覆載體晶片111。所述涂層可通過所有已知涂覆方法來發(fā)生。優(yōu)選地，所述涂層可以是粘合帶或裸片附接膜(daf)。所述涂層還可以是通過物理氣相沉積(pvd)或化學氣相沉積(cvd)形成的電介質(zhì)層。臨時接合109的厚度取決于不同參數(shù)，但介于1nm與1mm之間，優(yōu)選地介于10nm與100μm之間，更優(yōu)選地介于100nm與10μm之間，最優(yōu)選地介于1μm與5μm之間。載體晶片111經(jīng)由臨時接合109安裝到beol層107上。載體晶片111可由玻璃、硅、玻璃陶瓷、石英、氧化硅、氧化鋁、聚合物、塑料等形成。載體晶片111理解為意指將臨時粘合到頂部裸片晶片101以便提供機械支撐且可經(jīng)受制造處理的襯底。載體晶片111可承載完成的或部分完成的頂部裸片晶片101并將其轉(zhuǎn)移到寄主襯底。表達“寄主襯底”理解為意指用于接納(通常通過上文所描述的轉(zhuǎn)移操作)經(jīng)處理裝置的襯底。頂部裸片晶片101的背側(cè)的薄化及頂部裸片晶片101的轉(zhuǎn)移無法在無機械支撐的情況下處理，頂部裸片晶片101連結(jié)到載體晶片111。在其它方面，頂部裸片晶片101的小厚度(舉例來說，低于200μm)可在無載體晶片111的情況下被損壞。

圖1c進一步圖解說明在頂部裸片晶片101附接到載體晶片111之后，頂部裸片晶片101的厚度可從700μm薄化為低于25μm(舉例來說)。晶片薄化通常經(jīng)由半導體晶片的背側(cè)研磨及/或化學機械拋光(cmp)執(zhí)行。舉例來說，cmp涉及使載體晶片111承載頂部裸片晶片101且在存在液體漿液的情況下使頂部裸片晶片101的背表面與硬且平的旋轉(zhuǎn)水平轉(zhuǎn)盤接觸。所述漿液通常含有研磨性粉末(例如金剛石或碳化硅)以及化學蝕刻劑(例如氨、氟化物)或其組合。磨料薄化頂部裸片晶片101的背側(cè)同時蝕刻劑以亞微米級對頂部裸片晶片101的背側(cè)進行拋光。頂部裸片晶片101維持與磨料接觸直到實現(xiàn)頂部裸片晶片101的目標厚度為止。

圖1d進一步圖解說明經(jīng)薄化頂部裸片晶片101的背側(cè)附接到電介質(zhì)層103或固體形式電介質(zhì)裸片附接膜(daf)103(例如完全固化環(huán)氧樹脂)。電介質(zhì)層103可通過用于形成此類層的各種已知技術(shù)形成，例如，cvd、低壓cvd(lpcvd)、等離子體增強cvd(pecvd)、濺鍍與pvd、熱生長等。電介質(zhì)層103可具有介于從到的范圍內(nèi)的厚度，且可由電介質(zhì)材料的組合形成，且可為(舉例來說)氧化物(例如，ge氧化物)、氮氧化物(例如，gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(例如，含氮sio2)、氮摻雜氧化物(例如，n2植入sio2)、氮氧化硅(sixoynz)、氮化硅(sin)、碳氮化硅(sicn)等。

圖1e進一步圖解說明經(jīng)薄化頂部裸片晶片101與電介質(zhì)層103、feol層105、beol層107、臨時接合109及載體晶片111經(jīng)單?；沟眯纬捎奢d體裸片111’支撐的多個頂部裸片101’。換句話說，頂部裸片101’中的每一者由在俯視圖中具有與頂部裸片101’基本上相同的大小的載體裸片111’支撐。由于多個裸片分別被單?；?，因此可通過裸片測試選擇kgd以進行后續(xù)處理。舉例來說，執(zhí)行裸片測試以在將經(jīng)單?；闫雍系郊闹饕r底之前區(qū)分合格裸片與不合格裸片，且可僅選擇kgd來接合到寄主襯底。這防止在多芯片封裝中設計不合格裸片。因此，可改進最終半導體封裝的合格率且可將眾多不同經(jīng)單粒化裸片集成于多芯片封裝中。

圖1e還圖解說明關于經(jīng)薄化頂部裸片晶片101與電介質(zhì)層103、feol層105、beol層107、臨時接合109及載體晶片111(后文中稱為“晶片堆疊”)在裸片切割操作中的切割方向150。常規(guī)地，從晶片的前側(cè)切割不具有載體晶片111及臨時接合109的晶片堆疊，因此可觀察到“背側(cè)削片”?！氨硞?cè)削片”可減小裸片的邊緣處的機械強度且可隨后續(xù)組裝操作而導致若干問題。在本發(fā)明實施例中，采用沿著切割方向150從經(jīng)薄化頂部裸片晶片101的背側(cè)切割晶片堆疊。因此，觀察不到“背側(cè)削片”。另外，由于頂部裸片晶片101的厚度在低于25μm的范圍內(nèi)，因此需要載體晶片111承載經(jīng)薄化頂部裸片晶片101以進行后續(xù)操作。

圖1f進一步展示包含再分布層108的底部晶片102。在一些實施例中，底部晶片102進一步包含feol層106，所述feol層包含利用feol操作制作的裝置，例如晶體管。在一些實施例中，底部晶片102為中介層，其不包含有源裝置且可包含貫穿中介層的貫穿通路。再分布層108包含通過beol操作制作的多層互連件。電介質(zhì)層104或固體形式電介質(zhì)daf104放置于再分布層108上。電介質(zhì)層104可通過用于形成此類層的各種已知技術(shù)形成，例如，cvd、lpcvd、pecvd、濺鍍與pvd、熱生長等。電介質(zhì)層104可具有介于從到(舉例來說)的厚度，且可由電介質(zhì)材料的組合形成，且可為(舉例來說)氧化物(例如，ge氧化物)、氮氧化物(例如，gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(例如，含氮sio2)、氮摻雜氧化物(例如，n2植入sio2)、氮氧化硅(sixoynz)、氮化硅(sin)、碳氮化硅(sicn)等。feol層106、再分布層108及電介質(zhì)層104位于底部晶片102的前側(cè)上。

圖1f還圖解說明經(jīng)單?；敳柯闫趫D1e中所展示的單?；僮髦笮纬?。在一些實施例中，多個經(jīng)單?；敳柯闫稍O計于底部晶片102的前側(cè)上方。如上所述，多個經(jīng)單粒化頂部裸片可為不同類型的半導體裸片且經(jīng)選擇為kgd。為kgd的經(jīng)單粒化頂部裸片101’接著接合到底部晶片102的前側(cè)。經(jīng)單?；敳柯闫?01’的背側(cè)處的電介質(zhì)層103與底部晶片102的前側(cè)處的電介質(zhì)層104直接連接。換句話說，經(jīng)單粒化頂部裸片101’的背側(cè)面向底部晶片102的前側(cè)。

圖1g進一步圖解說明在將經(jīng)單粒化頂部裸片101’接合到底部晶片102之后，經(jīng)單粒化載體裸片111’在升高溫度下且利用特殊工具及技術(shù)從臨時接合109剝離。舉例來說，可使激光束對經(jīng)單?；d體裸片111’進行掃描，激光束致使經(jīng)單?；d體裸片111’沿著臨時接合109分離且經(jīng)單?；d體裸片111’被機械抬離經(jīng)單?；敳柯闫?01’。激光并不足夠強以致?lián)p壞經(jīng)單?；敳柯闫?01’及底部晶片102的半導體裝置的任何結(jié)構(gòu)。

圖1h進一步圖解說明臨時接合109從經(jīng)單?；敳柯闫?01’移除。舉例來說，在移除經(jīng)單?；d體裸片111’之后，可利用溶劑(例如分離劑)使臨時接合109溶解，所述溶劑以化學方式優(yōu)選地選擇性地對臨時接合109起作用。接著，執(zhí)行晶片清潔操作以移除殘余臨時接合109且清潔經(jīng)單?；敳柯闫?01’的前側(cè)及底部晶片102的前側(cè)。因此，暴露經(jīng)單?；敳柯闫?01’的beol層107的外部接點以接合到電端子。

圖2a及2b描繪底部晶片202及多個經(jīng)單?；敳柯闫?01。經(jīng)單?；敳柯闫?01放置于底部晶片202的前側(cè)上，其中經(jīng)單?；敳柯闫?01的背側(cè)面向底部晶片202的前側(cè)。在測試及選擇操作之后，經(jīng)單?；敳柯闫?01為可為相同類型或不同類型的裸片的kgd。

圖2c及2d描繪電介質(zhì)層203放置于多個頂部裸片201的前側(cè)及底部晶片202的前側(cè)上。電介質(zhì)層203可通過旋涂操作放置。旋涂玻璃及旋涂聚合物(例如硅氧烷、硅酸鹽、硅氨烷或倍半硅氧烷)通常具有良好間隙填充特性。電介質(zhì)層203通常通過施加含有聚合物的涂覆溶液后續(xù)接著熱固化操作而形成。執(zhí)行熱固化操作以完成化學鍵的形成、對殘余組份進行排氣且減小電介質(zhì)層203中的介電常數(shù)。當使用分批模式時在熔爐中執(zhí)行熱固化操作或當使用單個晶片模式時在熱板上執(zhí)行熱固化操作。電介質(zhì)層203還可通過用于形成此類層的各種已知技術(shù)形成，例如，cvd、lpcvd、pecvd、濺鍍與pvd、熱生長等。電介質(zhì)層203可由電介質(zhì)材料的組合形成，且可為(舉例來說)氧化物(例如，ge氧化物)、氮氧化物(例如，gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(例如，含氮sio2)、氮摻雜氧化物(例如，n2植入sio2)、氮氧化硅(sixoynz)、氮化硅(sin)、碳氮化硅(sicn)等。在一些實施例中，電介質(zhì)層203的厚度應大于頂部裸片201的厚度。舉例來說，電介質(zhì)層203的厚度可介于從大約0.5um到大約40um的范圍內(nèi)，這取決于頂部裸片201的實際值。

圖2e及2f描繪貫穿硅通路(tsv)204及貫穿電介質(zhì)通路(tdv)205通過單個或多個蝕刻操作而形成于電介質(zhì)層203中。在一些實施例中，tsv204具有穿透頂部裸片201的至少一部分。在一些實施例中，僅tsv204形成于電介質(zhì)層203中。在其它實施例中，僅tdv205形成于電介質(zhì)層203中。tsv204及/或tdv205填充有導電材料以便電連接經(jīng)單粒化頂部裸片201與底部晶片202。所述導電材料可為金屬、金屬化合物(例如金屬硅化物)或可給互連結(jié)構(gòu)提供所要導電性的經(jīng)摻雜半導體材料。以上連接中的任一者允許經(jīng)單?；敳柯闫?01的前側(cè)電耦合到底部晶片202的前側(cè)。

圖3a圖解說明導電層或再分布層(rdl)306通過使用圖案化及金屬沉積操作(例如印刷、pvd、濺鍍、電解電鍍及無電式電鍍)而形成于電介質(zhì)層303的表面上方。導電層306可為一或多層的al、cu、sn、ni、au、ag或其它適合導電材料。因此，形成導電互連結(jié)構(gòu)。導電互連結(jié)構(gòu)通過導電層306及tsv304及/或tdv305電連接頂部裸片301與底部晶片302。

圖3b圖解說明凸塊下金屬(ubm)307可形成于導電層306上。為了改進凸塊與導電層之間的連接的粘合及可靠性，ubm307可包含使用鉻(cr)或鈦鎢合金(ti-w)的粘合層及放置于所述粘合層上的使用銅或鉻銅合金(cr-cu)的金屬層。

圖3c圖解說明凸塊308形成于ubm307上。凸塊308還可以壓縮方式接合到導電層306。凸塊308中的每一者可與對應導電通路橫向偏移一偏移距離或直接放置于對應導電通路上。凸塊308表示可形成于導電層306上方的一種類型的互連結(jié)構(gòu)。所述互連結(jié)構(gòu)還可使用線接合、焊接凸塊、微凸塊或其它電互連。

圖4展示根據(jù)本發(fā)明實施例的一個實施例的半導體裝置。所述半導體裝置包含：經(jīng)單?；敳柯闫?01，其中電介質(zhì)層403放置于經(jīng)單?；敳柯闫?01的背側(cè)上；及底部晶片402，其中電介質(zhì)層404放置于底部晶片402的前側(cè)上。多個墊407形成于底部晶片402上且由電介質(zhì)層404環(huán)繞。多個墊407中的每一者具有導電圖案及連接到所述導電圖案的引線以用于電連接底部晶片402的feol層中的裝置與經(jīng)單粒化頂部裸片401。經(jīng)單粒化頂部裸片401的背側(cè)接合到底部晶片402的前側(cè)。電介質(zhì)層403放置于其上的經(jīng)單?；敳柯闫?01的背側(cè)與feol層及beol層放置于其上的經(jīng)單粒化頂部裸片401的前側(cè)相對。在將經(jīng)單粒化頂部裸片401接合到底部晶片402之前，經(jīng)單?；敳柯闫?01必須通過裸片測試。為了改進高產(chǎn)品合格率，可僅選擇kgd來接合到底部晶片402。電介質(zhì)層403及404可選自低介電常數(shù)材料，例如氧化硅(sio2)、碳化硅(sic)、氮氧化硅(sion)及碳氮化硅(sicn)。電介質(zhì)層403及404可通過cvd操作形成。電介質(zhì)層405經(jīng)放置以覆蓋經(jīng)單粒化頂部裸片401的前側(cè)及底部晶片402的前側(cè)。電介質(zhì)層405可通過旋涂操作形成。電介質(zhì)層405的材料可為旋涂玻璃或旋涂聚合物，例如硅氧烷、硅酸鹽、硅氨烷或倍半硅氧烷。通路通過單個或多個蝕刻操作形成于電介質(zhì)層405中且填充有導電材料。在一些實施例中，所述通路的一部分是tsv且所述通路的一部分是tdv。如圖4中所圖解說明，經(jīng)單?；柯闫?01僅通過tdv406電耦合到底部晶片。在其中僅tdv406存在于半導體封裝中的情形中，鄰近于經(jīng)單粒化頂部裸片401的tdv406通過導電層408連接到經(jīng)單?；敳柯闫?01上方的另一tdv406。具有凸塊409及其上相對于凸塊409對準的導電圖案的導電層408放置于電介質(zhì)層405上。tdv406由電介質(zhì)層405環(huán)繞。tdv406的從經(jīng)單粒化頂部裸片401暴露的一部分由電介質(zhì)層405環(huán)繞。因此形成導電互連結(jié)構(gòu)，且所述導電互連結(jié)構(gòu)用于通過通路及導電層408電連接經(jīng)單?；敳柯闫?01與底部晶片402。

圖5展示根據(jù)另一實施例的半導體裝置。所述半導體裝置包含：經(jīng)單?；敳柯闫?01，其具有電介質(zhì)層503；經(jīng)單粒化頂部裸片510，其具有電介質(zhì)層511；及底部晶片502，其具有電介質(zhì)層504。多個墊507中的每一者具有導電圖案及連接到所述導電圖案的引線以用于將底部晶片502的feol層中的裝置電連接到經(jīng)單?；敳柯闫?01及510。經(jīng)單粒化頂部裸片501及510的背側(cè)接合到底部晶片502的前側(cè)。電介質(zhì)層503及511分別放置于其上的經(jīng)單粒化頂部裸片501及510的背側(cè)與feol層及beol層分別放置于其上的經(jīng)單?；敳柯闫?01及510的前側(cè)相對。經(jīng)單粒化頂部裸片501及510可為相同類型或不同類型的裸片。換句話說，經(jīng)單?；敳柯闫?01及510可具有相同結(jié)構(gòu)、厚度及功能或不同結(jié)構(gòu)、厚度及功能。在將經(jīng)單?；敳柯闫?01及510接合到底部晶片502之前，經(jīng)單粒化頂部裸片501及510必須通過裸片測試。為了改進高產(chǎn)品合格率，僅將kgd接合到底部晶片502。電介質(zhì)層503、504及511可選自低介電常數(shù)材料，例如氧化硅(sio2)、碳化硅(sic)、氮氧化硅(sion)及碳氮化硅(sicn)。電介質(zhì)層503、504及511可通過cvd操作形成。電介質(zhì)層505經(jīng)放置以覆蓋經(jīng)單粒化頂部裸片501及510的前側(cè)及底部晶片502的前側(cè)。電介質(zhì)層505可通過旋涂操作形成。電介質(zhì)層505的材料可為旋涂玻璃或旋涂聚合物，例如硅氧烷、硅酸鹽、硅氨烷或倍半硅氧烷。通路通過單個或多個蝕刻操作形成于電介質(zhì)層505中以及穿過頂部裸片501及510且填充有導電材料。如圖5中所圖解說明，經(jīng)單?；敳柯闫?01及510僅通過tsv516電耦合到底部晶片。在其中僅tsv516存在于半導體封裝中的情形中，tsv516的一端耦合到底部晶片502且tsv516的另一端連接到凸塊509。具有凸塊509及其上相對于凸塊509對準的導電圖案的導電層508放置于電介質(zhì)層505上，且tsv516可部分地由電介質(zhì)層505環(huán)繞。因此形成導電互連結(jié)構(gòu)，且所述導電互連結(jié)構(gòu)用于通過通路及導電層508電連接經(jīng)單?；敳柯闫?01及510與底部晶片502。

圖6展示根據(jù)又一實施例的半導體裝置。所述半導體裝置包含：經(jīng)單?；敳柯闫?01，其具有電介質(zhì)層603；經(jīng)單?；敳柯闫?10，其具有電介質(zhì)層611；及底部晶片602，其具有電介質(zhì)層604。多個墊607中的每一者具有導電圖案及連接到所述導電圖案的引線以用于將底部晶片602的feol層中的裝置電連接到經(jīng)單?；敳柯闫?01及610。經(jīng)單粒化頂部裸片610堆疊于經(jīng)單?；敳柯闫?01上，其中經(jīng)單?；敳柯闫?10的背側(cè)面向經(jīng)單?；敳柯闫?01的前側(cè)。經(jīng)單?；敳柯闫?01接合到底部晶片602，其中經(jīng)單?；敳柯闫?01的背側(cè)面向底部晶片602的前側(cè)。電介質(zhì)層603及611分別放置于其上的經(jīng)單粒化頂部裸片601及610的背側(cè)與feol層及beol層分別放置于其上的經(jīng)單?；敳柯闫?01及610的前側(cè)相對。經(jīng)單?；敳柯闫?01及610可為相同類型或不同類型的裸片。換句話說，經(jīng)單?；敳柯闫?01及610可具有相同結(jié)構(gòu)、厚度及功能或不同結(jié)構(gòu)、厚度及功能。在將經(jīng)單?；敳柯闫?01接合到底部晶片602及將經(jīng)單粒化頂部裸片610接合到經(jīng)單?；敳柯闫?01之前，經(jīng)單?；敳柯闫?01及610必須通過裸片測試。為了改進高產(chǎn)品合格率，僅將kgd接合到底部晶片602。電介質(zhì)層603、604及611可選自低介電常數(shù)材料，例如氧化硅(sio2)、碳化硅(sic)、氮氧化硅(sion)及碳氮化硅(sicn)。電介質(zhì)層603、604及611通?？赏ㄟ^cvd操作形成。電介質(zhì)層605經(jīng)放置以覆蓋經(jīng)單?；敳柯闫?01及610的前側(cè)以及底部晶片602的前側(cè)。電介質(zhì)層605可通過旋涂操作形成。電介質(zhì)層605的材料可為旋涂玻璃或旋涂聚合物，例如硅氧烷、硅酸鹽、硅氨烷或倍半硅氧烷。通路通過單個或多個蝕刻操作而形成于電介質(zhì)層605中且填充有導電材料。所述通路的一部分為tsv616且所述通路的一部分為tdv606。具有凸塊609及其上相對于凸塊609對準的導電圖案的導電層608放置于電介質(zhì)層605及被電介質(zhì)層605環(huán)繞的通路上。因此形成導電互連結(jié)構(gòu)，且所述導電互連結(jié)構(gòu)用于通過通路及導電層608電連接經(jīng)單?；敳柯闫?01及610與底部晶片602。如圖6中所圖解說明，經(jīng)單粒化頂部裸片601及610可僅通過tsv616或通過tdv606及tsv616而電耦合到底部晶片。在其中僅tsv616存在于半導體封裝中的情形中，tsv616的一端耦合到底部晶片602且tsv616的另一端連接到凸塊609。在其中tdv606及tsv616存在于半導體封裝中的情形中，tdv606通過導電層608連接到tsv616。

根據(jù)本發(fā)明實施例的一些實施例，一種用于制造半導體裝置的方法包含：將載體晶片附接到頂部裸片晶片的前側(cè)；薄化所述頂部裸片晶片的背側(cè)，所述頂部裸片晶片的所述背側(cè)與所述頂部裸片晶片的所述前側(cè)相對；單粒化所述載體晶片及所述頂部裸片晶片，借此形成附接到經(jīng)單?；d體裸片的經(jīng)單粒化裸片；及將所述經(jīng)單粒化裸片中的每一者的背側(cè)接合到底部裸片晶片的前側(cè)。

根據(jù)本發(fā)明實施例的一些實施例，一種用于制造半導體裝置的方法包含：將第一載體晶片附接到第一頂部裸片晶片的前側(cè)；將第二載體晶片附接到第二頂部裸片晶片的前側(cè)；薄化所述第一頂部裸片晶片的背側(cè)，所述第一頂部裸片晶片的所述背側(cè)與所述第一頂部裸片晶片的所述前側(cè)相對；薄化所述第二頂部裸片晶片的背側(cè)，所述第二頂部裸片晶片的所述背側(cè)與所述第二頂部裸片晶片的所述前側(cè)相對；單粒化所述第一及第二載體晶片以及所述第一及第二頂部裸片晶片，借此形成經(jīng)單粒化第一載體裸片上的經(jīng)單?；谝宦闫敖?jīng)單粒化第二載體裸片上的經(jīng)單?；诙闫患皩⑺鼋?jīng)單?；谝宦闫敖?jīng)單?；诙闫婑詈系降撞柯闫那皞?cè)，所述經(jīng)單?；谝宦闫瑸榕c所述經(jīng)單粒化第二裸片不同類型的裸片。

根據(jù)本發(fā)明的一些實施例，一種半導體裝置包含：經(jīng)單?；敳柯闫坏撞柯闫?，所述底部裸片的前側(cè)接合到所述經(jīng)單?；敳柯闫谋硞?cè)；電介質(zhì)層，其覆蓋所述底部裸片的所述前側(cè)及所述經(jīng)單?；敳柯闫那皞?cè)；導電層，其位于所述電介質(zhì)層上；及多個通路，其由所述電介質(zhì)層環(huán)繞以通過所述導電層電連接所述經(jīng)單?；敳柯闫c所述底部裸片。

前述內(nèi)容概述數(shù)個實施例的構(gòu)件，使得所屬領域的技術(shù)人員可更好地理解本發(fā)明實施例的各方面。所屬領域的技術(shù)人員應了解，其可容易地使用本發(fā)明作實施例為用于設計或修改其它工藝及結(jié)構(gòu)以執(zhí)行與本文中所引入的實施例相同的目的及/或?qū)崿F(xiàn)與本文中所引入的實施例相同的優(yōu)點的基礎。所屬領域的技術(shù)人員還應認識到，此類等效構(gòu)造不背離本發(fā)明實施例的精神及范圍，且其可在不背離本發(fā)明實施例的精神及范圍的情況下在本文中做出各種改變、替代及更改。