本案是分案申請(qǐng)。該分案的母案是申請(qǐng)日為2010年10月7日、申請(qǐng)?zhí)枮?01080045331.7、發(fā)明名稱為“三維電感器與變換器”的發(fā)明專利申請(qǐng)案。

技術(shù)領(lǐng)域

本發(fā)明大體上涉及集成電路裝置，且更明確地說，涉及在使用通孔的集成電路中實(shí)施的電感器與變換器。

背景技術(shù)：

電感器與變換器用于各種各樣的集成電路應(yīng)用(包括射頻(RF)集成電路應(yīng)用)中。芯片上電感器為可將能量儲(chǔ)存在由穿過其的電流所產(chǎn)生的磁場中的無源電組件。電感器可為形如包括一個(gè)或一個(gè)以上“匝”的線圈的導(dǎo)體。所述匝將由流經(jīng)所述導(dǎo)體的每一匝的電流所感應(yīng)的磁場通量集中于所述電感器匝內(nèi)的“電感性”區(qū)域中。匝的數(shù)目與匝的大小影響電感。

具有耦合磁通量的兩個(gè)(或兩個(gè)以上)電感器形成變換器。變換器為將電能從一個(gè)電路經(jīng)由電感性耦合的導(dǎo)體轉(zhuǎn)移到另一電路的裝置，所述電感性耦合的導(dǎo)體通常為形成所述變換器的電感器的線圈或匝。第一或“初級(jí)”電感器中的變化的電流在第二或“次級(jí)”電感器中感應(yīng)變化的電壓。如果將負(fù)載耦合到所述次級(jí)電感器，那么電流將在所述次級(jí)電感器中流動(dòng)，且電能將從所述初級(jí)電路經(jīng)由所述變換器流動(dòng)到所述負(fù)載。

在集成電路裸片及電路封裝中實(shí)施的常規(guī)電感器可具有若干缺點(diǎn)?？赏ㄟ^在導(dǎo)電層中形成螺線跡線或螺旋跡線以形成電感器匝來制造這些電感器。在一些情況下，這些跡線可耦合到鄰近層中的跡線以實(shí)現(xiàn)較高電感。遺憾的是，所述電感器可消耗過量金屬層資源，且在無不合需要的按比例縮放的情況下，可能不會(huì)提供充分的電流容量或足夠高的質(zhì)量因子。另外，因?yàn)樗鲭姼衅鞯碾姼行詤^(qū)域相對(duì)于封裝襯底及電路裸片中的其它跡線層大體上平行，所以所述電感性區(qū)域可對(duì)所述集成電路內(nèi)的其它組件具有不良的電磁干擾(EMI)效應(yīng)，且/或其電感器特性可受所述襯底或電路裸片內(nèi)的鄰近導(dǎo)體負(fù)面影響。

圖1展示CMOS技術(shù)100的橫截面，其包括三個(gè)區(qū)段：重分配設(shè)計(jì)層(RDL)區(qū)段102、前段工藝(FEOL)區(qū)段104及后段工藝(BEOL)區(qū)段106。FEOL區(qū)段104包括襯底108，且BEOL區(qū)段106包括多個(gè)金屬層M1到Mn。FEOL區(qū)段104的高度或厚度114通常遠(yuǎn)大于BEOL區(qū)段106的高度或厚度110。BEOL區(qū)段106的靠近襯底108的金屬層用于裝置之間的互連，且常規(guī)電感器可引起到周圍層的不良耦合。因而，為了為互連提供空間并最小化由常規(guī)電感器導(dǎo)致的不良耦合，遠(yuǎn)離襯底108的BEOL區(qū)段106中的電感器可用高度112小于BEOL區(qū)段106的總高度110。按照慣例，通常在BEOL區(qū)段106中的金屬層M1到Mn中的一者或一者以上中使用二維幾何結(jié)構(gòu)來制造芯片上電感器。

圖2中說明具有兩個(gè)輸入端口202、204的示范性對(duì)稱單匝電感器200的俯視圖?？赏ㄟ^對(duì)稱線206來分割對(duì)稱電感器200，使得在對(duì)稱線206的一側(cè)上的第一半電感器208具有與在對(duì)稱線206的另一側(cè)上的第二半電感器210相同的尺寸。然而，因?yàn)殡姼兄蹬c用以形成電感器的金屬線的總長度成比例，所以對(duì)稱電感器200的單匝電感器幾何結(jié)構(gòu)具有電感劣勢(shì)，這是因所述電感器僅具有單個(gè)匝。額外匝或金屬長度可增加電感值。

常規(guī)芯片上電感器與晶體管之間的尺寸比可提供可由BEOL金屬層中的電感器消耗的相對(duì)過量的金屬層資源的判斷。常規(guī)芯片上電感器可占據(jù)300μm×300μm或90,000μm²的面積。與此相比，使用可用特征大小，晶體管可占據(jù)0.09μm²的面積。因而，由所述電感器消耗的空間與由所述晶體管消耗的空間之間的芯片大小比為1000000:1。此外，歸因于CMOS技術(shù)按比例縮放，每mm²的芯片成本繼續(xù)增加，因?yàn)闊o源裝置的BEOL不按比例縮放，而有源裝置的FEOL按比例縮放。因而，電感器或變換器的芯片成本極高，且可能在較高級(jí)的技術(shù)節(jié)點(diǎn)(例如，45nm或32nm)中增加。

圖3中說明示范性螺旋多匝電感器300的俯視圖。所述螺旋架構(gòu)可用以增加電感值。螺旋多匝電感器300不具有類似于單匝電感器200的對(duì)稱性，但歸因于增加的總串聯(lián)金屬長度，其具有增加的電感值。缺乏對(duì)稱性給予電感器300的輸入以極性。因?yàn)殡姼衅?00的電感值與用以形成電感器300的總串聯(lián)金屬長度成比例，所以電感值受形成所述電感器匝的金屬導(dǎo)體的寬度、所述匝之間的空間、所述金屬導(dǎo)體的直徑及螺旋中的匝的數(shù)目影響。到電感器300的輸入通常引出到電感器結(jié)構(gòu)的同一側(cè)。螺旋多匝電感器300包括多匝螺旋部分302、第一輸入304及第二輸入306，第二輸入306從螺旋終點(diǎn)308引出到電感器300的與第一輸入304相同的側(cè)。引線310用以從電感器300的螺旋終點(diǎn)308引出第二輸入306。在此配置中，相對(duì)于單匝電感器200，多匝電感器300具有一些劣勢(shì)。多匝電感器300需要兩個(gè)金屬層：用于第一輸入304及螺旋部分302以增加電感的一個(gè)金屬層；及用于引線310以從螺旋終點(diǎn)308引出第二輸入306的第二金屬層。與此相比，單匝電感器200可實(shí)施于一個(gè)金屬層上。歸因于螺旋多匝電感器300的多匝部分302與引線310交叉，螺旋多匝電感器300還具有重疊區(qū)312及314，重疊區(qū)312及314可導(dǎo)致所述層之間的電容耦合。這些重疊區(qū)312、314的這些電容耦合可使電感器300的性能降級(jí)。

由于金屬層M1到Mn還用于裝置之間的互連以及除了制作例如電感器200及300等電感器之外的其它目的，因此電感器可用高度112小于BEOL區(qū)段106的總高度110。這些類型的電感器還將引起到周圍層的不良耦合。為降低到襯底的耦合，這些類型的電感器通常置于上部金屬層中。此外，在與電感器200或300相同的金屬層上的其它裝置或互連與所述電感器分離達(dá)隔離距離(例如，100微米)，以防止所述電感器與其它裝置或互連之間的磁耦合。此隔離距離通過電路與電感器磁場之間的所需隔離來確定，且加到由所述電感器消耗的面積，且因而增加所述裸片的成本。

一種用以進(jìn)一步增加電感器的總金屬長度的常規(guī)方法為金屬串聯(lián)堆疊。圖4說明包括在BEOL區(qū)段106中的金屬層M1到Mn中形成的三個(gè)不同金屬層402、404、406的電感器400。金屬層402與404分離達(dá)距離412，且金屬層404與406分離達(dá)距離414。通過垂直連接器408及410串聯(lián)連接金屬層402、404、406。三層電感器400具有在金屬層402上的第一輸入416及在金屬層406上的第二輸入418。使用與圖3中所展示的引線310相似的在另一層上的金屬引線，可將第二輸入418引出到電感器結(jié)構(gòu)的與第一輸入416相同的側(cè)。金屬層402、404、406之間的距離412、414相對(duì)于金屬層402、404、406中的每一者上的螺旋形狀的直徑(例如，200μm)極小(例如，2到3μm)。因而，垂直連接器408及410的長度對(duì)整體電感器長度僅貢獻(xiàn)可忽略不計(jì)的量。電感器400的總金屬長度約比電感器300的總金屬長度大3倍。然而，三層電感器400按照慣例具有比電感器300的電感值大3倍以下的電感值，因?yàn)闅w因于多個(gè)層之間的磁場抵消(magnetic field cancellation)，總電感減小。因而，歸因于BEOL區(qū)段106的工藝約束，使用金屬堆疊來增加電感值的能力有限。

注意，對(duì)于以上電感器配置中的任一者，電感隨總金屬導(dǎo)體長度而變。因而不論何種技術(shù)，電感器大小均相同。用于這些電感器的每一金屬層可或者為數(shù)十億個(gè)或數(shù)十億個(gè)以上晶體管提供空間。另外，因?yàn)樗鲭姼衅鞯碾姼行詤^(qū)域相對(duì)于其它跡線層大體上平行，所以所述電感性區(qū)域?qū)呻娐穬?nèi)的其它組件具有不良電磁干擾(EMI)效應(yīng)，且/或其電感器特性可受鄰近導(dǎo)體負(fù)面影響。

電感器的這些問題在由兩個(gè)或兩個(gè)以上電感器構(gòu)成的變換器的情況下倍增。圖5中說明在芯片的BEOL區(qū)段中的變換器500的示范性實(shí)施方案。所述芯片包括BEOL區(qū)段502(其中實(shí)施變換器500)及FEOL區(qū)段504。FEOL區(qū)段504包括襯底506及沉積于襯底506的頂部上的用于摻雜及其它目的的各種上部層(所述芯片的有源裝置通常位于所述上部層中)。變換器500包括電感性耦合的第一電感器510及第二電感器512。在此實(shí)施方案中，BEOL區(qū)段502中的金屬層逐漸變厚以調(diào)諧第一電感器512與第二電感器512的電感值。為清晰起見，圖5的右手側(cè)展示變換器500的符號(hào)表示。第一電感器510具有用于連接到所述芯片上的電路的第一輸入P1及耦合到接地的第二輸入。第二電感器512具有用于連接到所述芯片上的另一電路的第一輸入P2及也耦合到接地的第二輸入。所述符號(hào)表示還說明變換器500中在第一電感器510與第二電感器512之間的電感性耦合。類似于上文所說明的電感器，此變換器實(shí)施方案消耗成本極高的大量面積。

因而，將需要具有一種用于變換器與集成電路中的新型電感器，所述新型電感器可在較少空間中產(chǎn)生較高電感值，可利用較小特征大小的進(jìn)步，或?qū)呻娐穬?nèi)的其它組件具有較少電磁干擾效應(yīng)。

技術(shù)實(shí)現(xiàn)要素：

一種使用穿硅通孔(TSV)的三維芯片上電感器可用于集成電路及變換器中。所述三維芯片上電感器可在較少空間中產(chǎn)生較高電感，且因而釋放許多寶貴的芯片上資源。所述三維芯片上電感器可利用較小特征大小的進(jìn)步，并隨著新穎技術(shù)而縮小。所述三維芯片上電感器歸因于TSV的整合而具有垂直方面，且可對(duì)所述集成電路內(nèi)的其它組件具有較少電磁干擾效應(yīng)。還可遮蔽所述三維芯片上電感器的TSV以減少對(duì)周圍組件的電磁干擾效應(yīng)。

所述三維芯片上電感器包括第一金屬層的多個(gè)片段、第二金屬層的多個(gè)片段、第一電感器輸入、第二電感器輸入，及耦合所述第一金屬層的多個(gè)片段與所述第二金屬層的多個(gè)片段的多個(gè)穿硅通孔。所述多個(gè)穿硅通孔及所述片段形成所述第一電感器輸入與所述第二電感器輸入之間的連續(xù)、非相交路徑。所述第一金屬層可為在所述芯片的后段工藝區(qū)段中的金屬層。所述第二金屬層可位于所述芯片的重分配設(shè)計(jì)層中。

所述三維芯片上電感器可具有對(duì)稱或非對(duì)稱幾何結(jié)構(gòu)。在對(duì)稱幾何結(jié)構(gòu)中，所述第一及第二電感器輸入位于所述第一金屬層及所述第二金屬層中的一者中，且所述芯片上電感器具有圍繞在所述第一與第二電感器輸入之間穿過的對(duì)稱線的對(duì)稱幾何結(jié)構(gòu)。在非對(duì)稱幾何結(jié)構(gòu)中，所述第一電感器輸入位于所述第一金屬層及所述第二金屬層中的一者中，且所述第二電感器輸入位于另一金屬層中。

所述多個(gè)穿硅通孔可以規(guī)則陣列圖案分布。所述穿硅通孔規(guī)則陣列圖案可由包含多個(gè)接地穿硅通孔的周長圍繞，其中所述多個(gè)接地穿硅通孔耦合到接地。這些接地穿硅通孔可在所述芯片中顯著地減少所述電感器對(duì)周圍裝置的電磁干擾。

還揭示一種三維芯片上變換器。所述三維芯片上變換器包括第一芯片上電感器及第二芯片上電感器。所述第一及第二芯片上電感器中的每一者包括在第一金屬層中的多個(gè)第一片段、在第二金屬層中的多個(gè)第二片段、第一電感器輸入、第二電感器輸入，及耦合所述多個(gè)第一片段與所述多個(gè)第二片段以在所述第一電感器輸入與所述第二電感器輸入之間形成連續(xù)、非相交路徑的多個(gè)穿硅通孔。所述第一芯片上電感器電感性耦合到所述第二芯片上電感器，且所述第一芯片上電感器除經(jīng)由接地而耦合之外不物理耦合到所述第二芯片上電感器。所述第一及第二電感器輸入可位于所述第一金屬層及所述第二金屬層中的一者中。所述第一金屬層可為所述芯片的后段工藝區(qū)段中的金屬層中的一者。所述第二金屬層可位于所述芯片的重分配設(shè)計(jì)層中。所述第一芯片上電感器的多個(gè)穿硅通孔可以規(guī)則陣列圖案分布，且所述第二芯片上電感器的多個(gè)穿硅通孔可以規(guī)則陣列圖案分布。還可遮蔽所述穿硅通孔以減少對(duì)周圍裝置的電磁干擾。

還揭示一種三維芯片上射頻放大器。所述三維芯片上射頻放大器包括第一芯片上變換器、第二芯片上變換器，及第一芯片上晶體管。所述第一芯片上變換器包括第一芯片上電感器及第二芯片上電感器。所述第二芯片上變換器包括第三芯片上電感器及第四芯片上電感器。所述第一芯片上晶體管包括柵極、漏極及源極。所述第一、第二、第三及第四芯片上電感器中的每一者包括：在第一金屬層中的多個(gè)第一片段；在第二金屬層中的多個(gè)第二片段；第一電感器輸入；第二電感器輸入；及耦合所述多個(gè)第一片段與所述多個(gè)第二片段以形成所述第一電感器輸入與所述第二電感器輸入之間的連續(xù)、非相交路徑的多個(gè)穿硅通孔。所述第一芯片上電感器電感性耦合到所述第二芯片上電感器，所述第三芯片上電感器電感性耦合到所述第四芯片上電感器，且所述第一、第二、第三及第四芯片上電感器除了經(jīng)由接地而耦合之外并不彼此物理耦合。所述第二芯片上電感器的第一電感器輸入耦合到所述第一芯片上晶體管的柵極。所述第三芯片上電感器的第一電感器輸入耦合到所述第一芯片上晶體管的漏極。所述第一、第二、第三及第四芯片上電感器的第二電感器輸入耦合到接地。所述芯片上晶體管的源極耦合到接地。所述第一及第二電感器輸入可位于所述第一金屬層及所述第二金屬層中的一者中。所述第一金屬層可為在所述芯片的后段工藝區(qū)段中的金屬層。所述第二金屬層可位于所述芯片的重分配設(shè)計(jì)層中。所述芯片上電感器中的每一者的多個(gè)穿硅通孔可以規(guī)則陣列圖案分布且可加以遮蔽。

所述三維芯片上放大器還可包括第五電感器、第六電感器及包括柵極、漏極及源極的第二芯片上晶體管。所述第二芯片上晶體管的柵極可耦合到所述第一芯片上晶體管的漏極；所述第二芯片上晶體管的漏極可耦合到所述第三芯片上電感器的第一電感器輸入，所述第二芯片上晶體管的源極可耦合到接地；所述第五及第六芯片上電感器的第一電感器輸入可耦合到供應(yīng)電壓；所述第五電感器的第二電感器輸入可耦合到所述第一芯片上晶體管的漏極；且所述第六電感器的第二電感器輸入可耦合到所述第二芯片上晶體管的漏極。所述第五及第六芯片上電感器中的每一者可包括在第一金屬層中的多個(gè)第一片段、在第二金屬層中的多個(gè)第二片段，及耦合所述多個(gè)第一片段與所述多個(gè)第二片段以分別在所述第五及第六電感器的第一電感器輸入與第二電感器輸入之間形成連續(xù)、非相交路徑的多個(gè)穿硅通孔。所述第五電感器的第一及第二電感器輸入位于所述第一金屬層及所述第二金屬層中的一者中。所述第六電感器的第一及第二電感器輸入位于所述第一金屬層及所述第二金屬層中的一者中。

為更全面地理解本發(fā)明，現(xiàn)在參考以下詳細(xì)描述及附圖。

附圖說明

圖1為CMOS裝置的橫截面的示意圖；

圖2為對(duì)稱二維電感器的示意性俯視圖；

圖3為螺旋、非對(duì)稱二維電感器的示意性俯視圖；

圖4為三層螺旋、非對(duì)稱二維電感器的示意性透視圖；及

圖5為包括變換器的CMOS裝置的示意性橫截面；

圖6為CMOS裝置的橫截面的示意性正視圖，其展示穿硅通孔將后段工藝區(qū)段中的第一金屬層中的傳導(dǎo)片段連接到RDL區(qū)段中的傳導(dǎo)片段；

圖7為對(duì)稱三維芯片上電感器的示意性俯視圖；

圖8為圖7的對(duì)稱三維電感器的簡化二維俯視圖，所述圖說明所述電感器的對(duì)稱性；

圖9為圖7的對(duì)稱三維芯片上電感器的示意性透視圖；

圖10為非對(duì)稱三維芯片上電感器的示意性透視圖，所述圖展示所述電感器到芯片的襯底中的電路的耦合；

圖11說明用以互連兩個(gè)裸片的三維裸片堆疊技術(shù)；

圖12說明變換器；

圖13為三維芯片上變換器的示意性透視圖；

圖14說明射頻放大器；

圖15為三維芯片上射頻放大器的示意性透視圖；

圖16說明可通過三維電感器及三維變換器兩者實(shí)施的雙級(jí)放大器；及

圖17為展示示范性無線通信系統(tǒng)的框圖，在所述無線通信系統(tǒng)中，可有利地使用三維電感器變換器或基于其的其它裝置。

具體實(shí)施方式

類似于圖1，圖6展示CMOS技術(shù)600的橫截面，所述CMOS技術(shù)600包括三個(gè)區(qū)段：重分配設(shè)計(jì)層(RDL)區(qū)段602、前段工藝(FEOL)區(qū)段604，及后段工藝(BEOL)區(qū)段606。FEOL區(qū)段604包括具有用于有源裝置的若干頂層的襯底608，且BEOL區(qū)段606包括多個(gè)金屬層M1到Mn，所述金屬層的一部分610可用于常規(guī)電感器。FEOL區(qū)段604的高度遠(yuǎn)大于可用于BEOL區(qū)段606中的電感器610的高度。在一個(gè)非限制示范性實(shí)施例中，F(xiàn)EOL區(qū)段604可具有約200μm的高度，而可用于BEOL區(qū)段606中的電感器610的高度可為約10μm。

圖6還展示包括多個(gè)垂直穿硅通孔(TSV)622的整合的電感器620的示范性實(shí)施例的分解正視圖。如下文所闡釋，電感器620主要位于CMOS技術(shù)600的FEOL區(qū)段604中，且延伸到RDL區(qū)段602及BEOL區(qū)段606中。TSV 622穿過襯底608，且耦合RDL區(qū)段602與BEOL區(qū)段606的M1層。TSV高度630可比BEOL區(qū)段606中的電感器可用高度610大五十倍。TSV 622增加電感器620的總長度，所述總長度增加電感值，因?yàn)殡姼衅鞔谢L度與電感值成正比。如圖6中所展示，在三維幾何結(jié)構(gòu)中，每一TSV的頂部可通過M1金屬層中的金屬片段626耦合到其它TSV，且每一TSV的底部可通過RDL區(qū)段602中的金屬片段624耦合到其它TSV。

例如電感器200、300及400等常規(guī)二維芯片上電感器設(shè)計(jì)限于通過增加電感器面積來增加電感密度，因?yàn)锽EOL中的金屬層之間的距離可忽略不計(jì)。舉例來說，金屬層402、404、406之間的距離412、414可為2到3μm，而金屬層402、404、406中的每一者上的螺旋形狀的直徑可為200到300μm。因此，常規(guī)電感器設(shè)計(jì)實(shí)際上限于二維優(yōu)化。通過在電感器設(shè)計(jì)中整合TSV，TSV的垂直高度(例如，200μm)及連接所述TSV的片段的水平間距(例如，20μm)可相當(dāng)大。因此，可在三維中設(shè)計(jì)并優(yōu)化TSV電感器。

TSV電感器還可顯示實(shí)質(zhì)上對(duì)稱的幾何結(jié)構(gòu)。圖7展示示范性電感器700的俯視圖。電感器700包括穿過襯底的多個(gè)TSV 702、在BEOL區(qū)段的M1層中的多個(gè)M1片段704，及在RDL區(qū)段中的多個(gè)RDL片段706。電感器700還包括一對(duì)電感器輸入708、710。注意，在三維中設(shè)計(jì)電感器700；因此M1片段704與RDL片段706垂直地分離達(dá)TSV 702所穿過的FEOL區(qū)段604的厚度或高度。電感器700具有對(duì)稱設(shè)計(jì)。圖8說明電感器700的簡化二維形狀800，以展示電感器700圍繞在電感器輸入708、710之間穿過的中心線的對(duì)稱性。

此三維TSV電感器可因而提供在電感密度與對(duì)稱幾何結(jié)構(gòu)上的優(yōu)勢(shì)。所述三維電感器可通過具有RDL及M1互連件的規(guī)則TSV陣列的對(duì)稱連接及電感器輸入的對(duì)稱定位來具有對(duì)稱結(jié)構(gòu)。還通過TSV的垂直高度來增加電感密度。

圖9展示電感器700的三維視圖，電感器700包括穿過所述襯底的多個(gè)TSV 702、在BEOL區(qū)段的M1層中的多個(gè)M1片段704、在RDL區(qū)段中的多個(gè)RDL片段706，及所述對(duì)電感器輸入708、710。注意，TSV高度及片段長度未按比例繪制。示范性TSV高度可包括50μm或200μm，且示范性連接器長度可為20μm或50μm。為最小化對(duì)周圍裝置的干擾，電感器700可由耦合到接地的TSV的相似分隔的正方形圍繞。還可使用已知用以最小化電磁干擾的其它方法。

作為實(shí)例而非限制，具有電感器700的結(jié)構(gòu)的示范性電感器可具有100μm的TSV高度、20μm的TSV直徑，及具有20μm的長度的M1及RDL片段。電感器700具有64個(gè)TSV、32個(gè)M1片段及31個(gè)RDL片段。因而，具有以上示范性尺寸的實(shí)施例將具有64*100+(32+31)×20μm的總電感器長度(其等于7.66mm)；且將具有約90μm×90μm的水平橫截面。此實(shí)施例的電感值為約12nH。與此相比，具有200μm×200μm的示范性水平橫截面的圖3中的螺旋電感器300占據(jù)三維TSV電感器的面積的4倍以上，且取決于跡線厚度與間距，螺旋電感器300通常具有約0.64nH的電感。

圖10展示替代非對(duì)稱電感器1000的三維視圖。電感器1000包括多個(gè)TSV 1002、在BEOL區(qū)段(底部)的M1層中的多個(gè)M1片段1006，及在RDL區(qū)段(頂部)中的多個(gè)RDL片段1004。電感器1000還包括BEOL區(qū)段中的第一電感器輸入1008及第二電感器輸入1010。圖10中的頂部部分展示從芯片移除的電感器1000，且所述圖的底部部分說明到電感器輸入1008、1010的連接。第一電感器輸入1008耦合到TSV 1012，且第二電感器輸入1010耦合到TSV 1014。注意，電感器1000具有不對(duì)稱螺旋形狀。電感器輸入1008、1010耦合到襯底1016中的電路1018。TSV 1002還穿過襯底1016。M1片段1006位于BEOL區(qū)段中的M1層中，且至少耦合到中心TSV 1014的電感器輸入1010位于BEOL區(qū)段中的另一金屬層中。電路1018可接著耦合到BEOL區(qū)段中的一個(gè)或一個(gè)以上金屬層中。

圖11展示用以通過電感器及變換器獲得較高密度的三維裸片堆疊方法。此裸片堆疊技術(shù)始于圖11的左上方的塊100中的第一裸片1100及圖11的右側(cè)的塊105中的第二裸片1150。

第一裸片1100包括BEOL區(qū)段1102及FEOL區(qū)段1104。FEOL區(qū)段1104包括襯底1108及上層1110(多個(gè)有源裝置實(shí)施于所述上層1110中)。BEOL區(qū)段1102包括多個(gè)金屬層，所述多個(gè)金屬層包括最接近襯底1108的第一金屬層1112及最遠(yuǎn)離襯底1108的頂部金屬層1106，其中至少一個(gè)金屬層包括電感器。BEOL區(qū)段1102位于第一裸片1100的正面(FS)，且FEOL區(qū)段1104的襯底1108當(dāng)前位于第一裸片1100的背面(BS)。

塊101展示穿硅通孔(TSV)1120，其開槽穿過上部層1110及FEOL區(qū)段1104的襯底1108的一部分。在此塊中，襯底1108具有厚度t1。TSV 1120的頂部耦合到BEOL區(qū)段1102中的第一金屬層1112。

塊102展示在襯底薄化之后的第一裸片1100。所述襯底薄化工藝將襯底1108的厚度從厚度t1減小到厚度t2。所述襯底薄化工藝使襯底1108的底部的TSV 1120的底端暴露。

塊103展示在襯底1108的底部添加RDL層1130之后的第一裸片1100。RDL區(qū)段1130現(xiàn)在位于第一裸片1100的背面。RDL區(qū)段1130包括將TSV 1120的底端耦合到位于裸片1100的背面的信號(hào)輸入1132的導(dǎo)體，從而形成從信號(hào)輸入1132穿過RDL區(qū)段1130及TSV 1120到BEOL區(qū)段1102中的第一金屬層1112的導(dǎo)電路徑。

塊104展示第一裸片1100的倒裝，以使得位于第一裸片1100的正面的BEOL區(qū)段1102的金屬層現(xiàn)在位于底部，且位于第一裸片1100的背面的RDL區(qū)段1130現(xiàn)在位于頂部。

塊105展示包括BEOL區(qū)段1152及FEOL區(qū)段1154的第二裸片1150。BEOL區(qū)段1152包括多個(gè)金屬層，所述多個(gè)金屬層包括最遠(yuǎn)離襯底1158的頂部金屬層1156，其中至少一個(gè)金屬層包括電感器。FEOL區(qū)段1154包括襯底1158及上部層1160(多個(gè)有源裝置實(shí)施于上部層1160中)。BEOL區(qū)段1152位于第二裸片1150的正面(FS)，且FEOL區(qū)段1154的襯底1158位于第二裸片1150的背面(BS)。

塊106展示第二裸片1150的倒裝，以使得位于第二裸片1150的正面的BEOL區(qū)段1152的金屬層現(xiàn)在位于底部，且位于第二裸片1150的背面的襯底1158現(xiàn)在位于頂部。

塊107展示使用微凸塊1140將第二裸片1150的正面連接到第一裸片1100的背面。微凸塊1140提供將位于第一裸片1100的背面的RDL區(qū)段1130的信號(hào)輸入1132耦合到位于第二裸片1150的正面的BEOL區(qū)段1152中的頂部金屬層1156的導(dǎo)電路徑。

因而，此三維裸片堆疊技術(shù)提供可用以將第二裸片1150的頂部金屬層1156中的電感器或變換器穿過金屬凸塊1140并穿過第一裸片1100中的RDL區(qū)段1130及TSV 1120而耦合到第一裸片1100的第一金屬層1110的導(dǎo)電路徑。

圖12說明包括第一電感器1202及第二電感器1204的變換器1200。電感值主要與電感器長度成比例，且變換器需要兩個(gè)電感器外加更多芯片區(qū)域以用于電磁耦合結(jié)構(gòu)。第一電感器1202具有第一輸入1208及第二輸入1210；第一輸入1208可耦合到初級(jí)電路(未圖示)，且第二電感器輸入1210耦合到接地。第二電感器1204具有第一輸入1212及第二輸入1214；第一輸入1212可耦合到負(fù)載(未圖示)，且第二電感器輸入1214耦合到接地。第一電感器1202以促進(jìn)所述兩個(gè)電感器之間的電磁耦合1206的方式與第二電感器1204物理分離，使得第一電感器1202中的變化的電流在第二電感器1204中感應(yīng)變化的電壓，此情形導(dǎo)致能量從初級(jí)電路經(jīng)由變換器1200流動(dòng)到負(fù)載。不同材料(例如，鐵磁性材料)可用以增強(qiáng)變換器1200內(nèi)的耦合系數(shù)?？稍鰪?qiáng)耦合系數(shù)的一些示范性鐵磁性材料包括鎳、鈷、鐵及高導(dǎo)磁合金(mumetal)。

圖13展示使用包括穿硅通孔(TSV)的電感器的變換器1300的示范性實(shí)施方案。變換器1300包括第一電感器1310及第二電感器1320。第一電感器1310及第二電感器1320中的每一者包括穿過芯片的襯底的多個(gè)TSV 1302(例如，見圖6)，所述多個(gè)TSV 1302通過BEOL區(qū)段的M1層中的M1片段1306在頂端耦合，并通過RDL區(qū)段中的RDL片段1304在底端耦合，以形成連續(xù)路徑。第一電感器1310具有第一輸入1312及第二輸入1314；第一輸入1312可耦合到初級(jí)電路(未圖示)，且第二電感器輸入1314耦合到接地。第二電感器1320具有第一輸入1322及第二輸入1324；第一輸入1322可耦合到負(fù)載(未圖示)，且第二電感器輸入1324耦合到接地。第一電感器1310通過電介質(zhì)材料以促進(jìn)所述兩個(gè)電感器之間的電磁耦合的方式與第二電感器1320物理分離。穿過所述襯底的TSV增加電感器長度，所述電感器長度增加電感值。在連續(xù)路徑中通過RDL及M1片段交替連接TSV會(huì)形成芯片上電感器，且所述對(duì)這些TSV電感器形成變換器。

變換器的示范性應(yīng)用是在圖14中所展示的射頻(RF)放大器1400中，所述放大器可用于RF集成電路中。RF放大器1400包括通過晶體管1406而耦合在一起的第一變換器1402及第二變換器1404。晶體管1406具有柵極1410、源極1412及漏極1414。晶體管1406的源極1412耦合到接地。

第一變換器1402包括第一電感器1420，第一電感器1420電感性耦合到第二電感器1422。第一電感器1420具有第一輸入1424及第二輸入1426；第一輸入1424可耦合到RF輸入，且第二電感器輸入1426耦合到接地。第二電感器1422具有第一輸入1428及第二輸入1430；第一輸入1428耦合到晶體管1406的柵極1410，且第二電感器輸入1430耦合到接地。

第二變換器1404包括第三電感器1440，第三電感器1440電感性耦合到第四電感器1442。第三電感器1440具有第一輸入1444及第二輸入1446；第一電感器輸入1444耦合到晶體管1406的漏極1414，且第二電感器輸入1446耦合到接地。第四電感器1442具有第一輸入1448及第二輸入1450；第一輸入1448可用作RF輸出，且第二電感器輸入1450耦合到接地。歸因于變換器1402與1404的電感器之間的匝數(shù)比，所述變換器起信號(hào)耦合及阻抗轉(zhuǎn)換的作用。

圖15展示使用包括穿硅通孔(TSV)的電感器的RF放大器1500的示范性實(shí)施方案。RF放大器1500包括通過晶體管1506而耦合在一起的第一變換器1502及第二變換器1504。晶體管1506具有柵極1510、源極1512及漏極1514。晶體管1506的源極1512耦合到接地。

第一變換器1502包括第一電感器1520，第一電感器1520電感性耦合到第二電感器1522。第一電感器1520及第二電感器1522中的每一者包括穿過芯片的襯底的多個(gè)TSV，其中所述TSV通過BEOL區(qū)段中的M1層中的片段在頂端耦合，并通過RDL區(qū)段中的片段在底端耦合，以形成連續(xù)路徑(例如，見圖12)。第一電感器1520具有第一輸入1524及第二輸入1526；第一輸入1524可耦合到RF輸入，且第二輸入1526耦合到接地。第二電感器1522具有第一輸入1528及第二輸入1530；第一輸入1528耦合到晶體管1506的柵極1510，且第二電感器輸入1530耦合到接地。

第二變換器1504包括第三電感器1540，第三電感器1540電感性耦合到第四電感器1542。第三電感器1540及第四電感器1542中的每一者包括穿過所述芯片的襯底的多個(gè)TSV，其中所述TSV通過BEOL區(qū)段中的M1層中的片段在頂端耦合，并通過RDL區(qū)段中的片段在底端耦合，以形成連續(xù)路徑(例如，見圖13)。第三電感器1540具有第一輸入1544及第二輸入1546；第一輸入1544耦合到晶體管1506的漏極1514，且第二輸入1546耦合到接地。第四電感器1542具有第一輸入1548及第二輸入1550；第一輸入1548可用作RF輸出，且第二輸入1550耦合到接地。

使用TSV的電感器及變換器可用于各種其它應(yīng)用中，另一實(shí)例為圖16中所展示的雙級(jí)放大器1600。放大器1600包括第一變換器1602及第二變換器1604，兩者可包括如上文所描述的TSV電感器。第一變換器1602與第二變換器1604經(jīng)由第一晶體管1606及第二晶體管1608而耦合在一起。第一晶體管1606包括柵極1662、漏極1664，及源極1666。第二晶體管1608包括柵極1682、漏極1684，及源極1686。第一晶體管1606的漏極1664經(jīng)由第一電感器1610耦合到供應(yīng)電壓V_DD，且第二晶體管1608的漏極1684經(jīng)由第二電感器1612耦合到所述供應(yīng)電壓V_DD。第一電感器1610或第二電感器1612還可為如上文所描述的TSV電感器。

第一變換器1602包括第一電感器1620，第一電感器1620電感性耦合到第二電感器1622。第一電感器1620具有第一輸入1624及第二輸入1626。第二電感器1622具有第一輸入1628及第二輸入1630。第一電感器1620的第一輸入1624耦合到放大器1600的信號(hào)輸入。第二電感器1624的第一輸入1628經(jīng)由第一電容器1632耦合到第一晶體管1606的柵極1662。第一電感器1620的第二電感器輸入1626及第二電感器1622的第二輸入1630兩者耦合到接地。

第一晶體管1606的柵極1662還經(jīng)由電阻器1634耦合到所述供應(yīng)電壓V_DD。第二晶體管1608的柵極1682耦合到第一晶體管1606的漏極1664。第一晶體管1606的源極1666及第二晶體管1608的源極1686兩者耦合到接地。

第二變換器1604包括第一電感器1640，第一電感器1640電感性耦合到第二電感器1642。第一電感器1640具有第一輸入1644及第二輸入1646。第二電感器1642具有第一輸入1648及第二輸入1650。第一電感器1640的第一輸入1644經(jīng)由第二電容器1636耦合到第二晶體管1608的漏極1684。第二電感器1642的第一輸入1648可用作雙級(jí)放大器1600的輸出。第一電感器1640的第二輸入1646及第二電感器1642的第二輸入1650兩者耦合到接地。歸因于變換器1602與1604的電感器之間的匝數(shù)比，所述變換器起信號(hào)耦合及阻抗轉(zhuǎn)換的作用。

圖17展示示范性無線通信系統(tǒng)1700，在無線通信系統(tǒng)1700中，可有利地采用使用多個(gè)穿硅通孔(TSV)實(shí)施的電感器或變換器的實(shí)施例，其中使用裸片的BEOL區(qū)段中的金屬層中的導(dǎo)電片段及RDL區(qū)段中的導(dǎo)電片段將所述TSV互相耦合以形成連續(xù)導(dǎo)電路徑。使用TSV實(shí)施的所述電感器可具有對(duì)稱或不對(duì)稱幾何結(jié)構(gòu)。出于說明的目的，圖17展示三個(gè)遠(yuǎn)程單元1720、1730及1750以及兩個(gè)基站1740。應(yīng)認(rèn)識(shí)到，典型無線通信系統(tǒng)可具有更多的遠(yuǎn)程單元及基站。遠(yuǎn)程單元1720、1730及1750中的任一者可包括如本文所揭示的支持多種功率模式的存儲(chǔ)器功率管理系統(tǒng)。圖17展示從基站1740到遠(yuǎn)程單元1720、1730及1750的前向鏈路信號(hào)1780，及從遠(yuǎn)程單元1720、1730及1750到基站1740的反向鏈路信號(hào)1790。

在圖17中，將遠(yuǎn)程單元1720展示為移動(dòng)電話，將遠(yuǎn)程單元1730展示為便攜式計(jì)算機(jī)，且將遠(yuǎn)程單元1750展示為無線本地環(huán)路系統(tǒng)中的固定位置遠(yuǎn)程單元。舉例來說，所述遠(yuǎn)程單元可為手機(jī)、手持型個(gè)人通信系統(tǒng)(PCS)單元、例如個(gè)人數(shù)據(jù)助理等便攜式數(shù)據(jù)單元，或例如儀表讀取設(shè)備等固定位置數(shù)據(jù)單元。盡管圖17說明可包括如本文中所揭示的支持多種功率模式的存儲(chǔ)器功率管理系統(tǒng)的某些示范性遠(yuǎn)程單元，但所述存儲(chǔ)器功率管理系統(tǒng)不限于這些示范性所說明單元。實(shí)施例可合適地用于需要支持多種功率模式的存儲(chǔ)器功率管理系統(tǒng)的任何電子裝置中。

雖然上文已揭示并入有本發(fā)明的原理的示范性實(shí)施例，但本發(fā)明并不限于所揭示的實(shí)施例。實(shí)情為，本申請(qǐng)案意在涵蓋使用本發(fā)明的一般原理的本發(fā)明的任何變化、用途或修改。此外，本申請(qǐng)案意在涵蓋那些在本發(fā)明所屬的技術(shù)中的已知或慣常實(shí)踐內(nèi)并落入所附權(quán)利要求書的限制內(nèi)的相對(duì)于本發(fā)明的偏離。