本發(fā)明涉及半導(dǎo)體集成電路，更具體地涉及半導(dǎo)體器件及其制造工藝。

背景技術(shù)：

隨著半導(dǎo)體工業(yè)在追求更高的器件密度、更高的性能和更低的成本的過程中進(jìn)入納米技術(shù)工藝節(jié)點(diǎn)，來自制造和設(shè)計(jì)問題的挑戰(zhàn)已經(jīng)引起了諸如鰭式場(chǎng)效應(yīng)晶體管(Fin FET)的三維設(shè)計(jì)的發(fā)展。Fin FET器件通常包括具有高高寬比的半導(dǎo)體鰭，并且在該半導(dǎo)體鰭中形成半導(dǎo)體晶體管器件的溝道和源極/漏極區(qū)域。在鰭器件上方以及沿著鰭器件的側(cè)面(例如，包裹)形成柵極，利用溝道和源極/漏極區(qū)域的增大的表面積的優(yōu)勢(shì)，以產(chǎn)生更快，更可靠和更易控制的半導(dǎo)體晶體管器件。此外，利用選擇性生長(zhǎng)的硅鍺(SiGe)的FinFET的源極/漏極(S/D)部分中的應(yīng)變材料可以用于增強(qiáng)載流子遷移率。例如，施加至PMOS器件的溝道的壓縮應(yīng)力有利地增強(qiáng)溝道中的空穴遷移率。類似地，施加至NMOS器件的溝道的拉伸應(yīng)力有利地增強(qiáng)溝道中的電子遷移率。

然而，在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造中實(shí)現(xiàn)這樣的部件和工藝存在挑戰(zhàn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例提供了一種半導(dǎo)體器件，包括：鰭結(jié)構(gòu)，用于鰭式場(chǎng)效應(yīng)晶體管(FET)，所述鰭結(jié)構(gòu)包括突出于襯底的基層、設(shè)置在所述基層上方的中間層以及設(shè)置在所述中間層上方的上層；第一保護(hù)層；以及第二保護(hù)層，由與所述第一保護(hù)層的不同的材料制成，其中：所述中間層包括設(shè)置在所述基層上方的第一半導(dǎo)體層，所述第一保護(hù)層覆蓋了所述第一半導(dǎo)體層的至少側(cè)壁，以及所述第二保護(hù)層覆蓋了所述第一保護(hù)層的至少側(cè)壁。

本發(fā)明的另一實(shí)施例提供了一種半導(dǎo)體器件，包括：第一鰭結(jié)構(gòu)，用于第一鰭式場(chǎng)效應(yīng)晶體管(FET)，所述第一鰭結(jié)構(gòu)包括：第一基層，突出于襯底；第一中間層和第一溝道層，所述第一中間層設(shè)置在所述第一基層上方并且所述的第一溝道層設(shè)置在所述第一中間層上方；第一保護(hù)層；和第二保護(hù)層，由與所述第一保護(hù)層的不同的材料制成；第二鰭結(jié)構(gòu)，用于第二鰭式場(chǎng)效應(yīng)晶體管，所述第二鰭結(jié)構(gòu)包括：第二基層，突出于所述襯底；第二中間層和第二溝道層，所述第二中間層設(shè)置在所述第二基層上方并且所述第二溝道層設(shè)置在所述第二中間層上方；第三保護(hù)層，和第四保護(hù)層，由與所述第三保護(hù)層的不同的材料制成，其中：所述第一溝道層由SiGe制成，所述第一中間層包括設(shè)置在所述第一基層上方的第一半導(dǎo)體層和設(shè)置在所述第一半導(dǎo)體層上方的第二半導(dǎo)體層，所述第一保護(hù)層覆蓋了所述第一基層的側(cè)壁、所述第一半導(dǎo)體層的側(cè)壁和所述第二半導(dǎo)體層的部分的側(cè)壁，所述第二保護(hù)層覆蓋了所述第一保護(hù)層的至少側(cè)壁，所述第三保護(hù)層覆蓋了所述第二基層的至少側(cè)壁、所述第二中間層的側(cè)壁和所述第二溝道層的側(cè)壁，以及所述第四保護(hù)層覆蓋了所述第三保護(hù)層的至少側(cè)壁。

本發(fā)明的又一實(shí)施例提供了一種用于制造半導(dǎo)體器件的方法，包括：形成鰭結(jié)構(gòu)，所述鰭結(jié)構(gòu)包括下層、設(shè)置在所述下層上方的中間層和設(shè)置在所述中間層上方的上層；在所述鰭結(jié)構(gòu)的至少側(cè)壁上形成第一保護(hù)層；在所述第一保護(hù)層的至少側(cè)壁上形成第二保護(hù)層以覆蓋所述第一保護(hù)層的所述側(cè)壁，所述第二保護(hù)層由與所述第一保護(hù)層的不同的材料制成；去除所述第二保護(hù)層的上部從而剩余所述第二保護(hù)層的下部并且暴露所述第一保護(hù)層的上部；去除所述第一保護(hù)層的暴露的上部的部分從而剩余由所述第二保護(hù)層的剩余的下部覆蓋的所述第一保護(hù)層的下部；以及形成隔離絕緣層，從而使得具有所述第二保護(hù)層和所述第一保護(hù)層的所述鰭結(jié)構(gòu)嵌入在所述隔離絕緣層內(nèi)。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳理解本發(fā)明的各個(gè)方面。應(yīng)該強(qiáng)調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制并且僅用于說明的目的。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。

圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的Fin FET器件的示例性截面圖；

圖2至圖14示出了根據(jù)本發(fā)明的實(shí)施例的用于制造Fin FET器件的示例性工藝；

圖15是根據(jù)本發(fā)明的另一實(shí)施例的Fin FET器件的示例性截面圖；以及

圖16至圖27示出了根據(jù)本發(fā)明的另一實(shí)施例的用于制造Fin FET器件的示例性工藝。

具體實(shí)施方式

以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗?。下面描述了組件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本發(fā)明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)例。為了簡(jiǎn)單和清楚的討論，各個(gè)部件可以以不同的比例任意地繪制。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對(duì)術(shù)語，以描述如圖所示的一個(gè)元件或部件與另一個(gè)(或另一些)原件或部件的關(guān)系。除了圖中所示的方位外，空間相對(duì)術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對(duì)描述符可以同樣地作出相應(yīng)的解釋。此外，術(shù)語“由…制成”可能意味著“包括”或“由…組成”。

圖1示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的Fin FET器件的示例性截面圖。Fin FET器件包括n-溝道Fin FET 200和p-溝道Fin FET 100。雖然n-溝道Fin FET 200和p-溝道Fin FET 100在圖中分別示出，但是n-溝道Fin FET 200和p-溝道Fin FET 100設(shè)置在相同的半導(dǎo)體器件中，并且在p-溝道Fin FET區(qū)域和n-溝道Fin FET區(qū)域中連續(xù)地形成一些層。

p-溝道Fin FET 100的第一鰭結(jié)構(gòu)110包括突出于襯底10的第一基層111、設(shè)置在第一基層111上方的第一中間層114以及設(shè)置在第一中間層114上方的第一溝道層115(p-溝道層)。在這個(gè)實(shí)施例中，襯底10是硅襯底。可選地，襯底10可以包括化合物半導(dǎo)體(包括諸如SiC和SiGe的IV-IV化合物半導(dǎo)體)、另一元素半導(dǎo)體(諸如鍺)、III-V化合物半導(dǎo)體(諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)或它們的組合。在一個(gè)實(shí)施例中，襯底10是SOI(絕緣體上硅)襯底的硅層。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣體也可以用作襯底10。該襯底10可以包括已經(jīng)合適地?fù)诫s(例如，p-型或n-型電導(dǎo)率)的各個(gè)區(qū)域。

第一基層111可以由與襯底10相同的材料制成并且可以從襯底10連續(xù)地延伸。第一中間層114包括設(shè)置在第一基層111上方的第一半導(dǎo)體層112以及第二半導(dǎo)體層113，該第二半導(dǎo)體層113是設(shè)置在第一半導(dǎo)體層112上方的第一應(yīng)變層。在一些實(shí)施例中，第一半導(dǎo)體層112包括Ge或諸如摻雜或未摻雜SiGe的Ge化合物，并且第二半導(dǎo)體層113是Si層或硅化合物層。在一些實(shí)施例中，第二半導(dǎo)體層113的寬度W2在從約10nm至約20nm的范圍內(nèi)。在一些實(shí)施例中，第一溝道層115由Ge或諸如摻雜或未摻雜SiGe的Ge化合物制成。由于Si應(yīng)變層113和第一溝道層115的異質(zhì)結(jié)構(gòu)，因此對(duì)p-溝道的Fin FET的溝道施加壓縮應(yīng)力。在一些實(shí)施例中，第一半導(dǎo)體層112的厚度T1在從約20nm至約50nm的范圍內(nèi)。在一些實(shí)施例中，第一溝道層115的平均寬度大于第一應(yīng)變層113的平均寬度。在第一應(yīng)變層113和第一溝道層115的界面處，第一溝道層115的寬度大于第一應(yīng)變層113的寬度。在一些實(shí)施例中，第一溝道層115的平均寬度等于或小于第一應(yīng)變層113的平均寬度。

n-溝道Fin FET 200的第二鰭結(jié)構(gòu)210包括突出于襯底10的第二基層211、設(shè)置在第二基層211上方的第二應(yīng)變層212以及設(shè)置在第二應(yīng)變層212上方的第二溝道層213(n-溝道層)。第二基層211可以由與襯底10相同的材料制成并且可以連續(xù)地從襯底10延伸。在一些實(shí)施例中，第二應(yīng)變層212由Ge或諸如摻雜或未摻雜SiGe的Ge化合物制成，并且第二溝道層213由Si制成。在一些實(shí)施例中，第二溝道層213的寬度W3在從約10nm至約15nm的范圍內(nèi)。由于第二應(yīng)變層212和Si溝道層213的異質(zhì)結(jié)構(gòu)，因此對(duì)n-溝道Fin FET的溝道施加拉伸應(yīng)力。在一些實(shí)施例中，第二應(yīng)變層212的厚度T2在從約20nm至約50nm的范圍內(nèi)。

在本發(fā)明的n-溝道Fin FET 200中，第二應(yīng)變層212還包括設(shè)置在第二應(yīng)變層212的側(cè)壁上方的SiGe氧化物層214。SiGe氧化物層214對(duì)第二溝道層213引入額外的拉伸應(yīng)力。在一些實(shí)施例中，SiGe氧化物層214的厚度T3在從約5nm至約10nm的范圍內(nèi)。由于SiGe層的中心處氧擴(kuò)散地更快，并且因此SiGe層的中心氧化地更快，SiGe氧化物層214變成如圖1所示的“眼”形狀。

如圖1所示，p-溝道Fin FET 100還包括第一保護(hù)層140A和第二保護(hù)層150A。對(duì)于p-溝道Fin FET器件，第一保護(hù)層140A覆蓋了第一基層111的側(cè)壁和第一半導(dǎo)體層112的側(cè)壁，但是僅覆蓋了應(yīng)變層113的側(cè)壁的部分。第二保護(hù)層覆蓋了第一保護(hù)層140A的側(cè)壁。因此，第一保護(hù)層140A和第二保護(hù)層150A與第一溝道層115間隔開。

在一些實(shí)施例中，第一保護(hù)層140A覆蓋應(yīng)變層113的側(cè)壁的部分的距離(長(zhǎng)度L1)在從約5nm至約20nm的范圍內(nèi)以有效地保護(hù)第一半導(dǎo)體層112。在某些實(shí)施例中，這個(gè)距離約15至18nm。在一些實(shí)施例中，第一保護(hù)層140A和第一溝道層115之間的距離(間隔L2)在從約15nm至約30nm的范圍內(nèi)。

類似地，n-溝道Fin FET 200包括第一保護(hù)層140A和第二保護(hù)層150A。在一些實(shí)施例中，n-溝道Fin FET 200的第一保護(hù)層140A和第二保護(hù)層150A僅覆蓋了應(yīng)變層213的底部在從約5nm至約20nm范圍內(nèi)的距離(長(zhǎng)度L3)。第二保護(hù)層150A覆蓋了第一保護(hù)層140A的側(cè)壁。在這個(gè)實(shí)施例中，對(duì)于n-溝道Fin FET 200和p-溝道Fin FET 100，通過相同的膜形成操作同時(shí)形成第一保護(hù)層140A。然而，對(duì)于n-溝道Fin FET 200和p-溝道Fin FET 100的每個(gè)，可以分別形成第一保護(hù)層。類似地，對(duì)于n-溝道Fin FET 200和p-溝道Fin FET 100的每個(gè)，可以分別形成第二保護(hù)層150A。

在這個(gè)實(shí)施例中，p-溝道Fin FET 100的第一保護(hù)層140A的高度基本等于n-溝道Fin FET 200的第一保護(hù)層140A的高度。這里“基本等于”意味著差異小于2至3nm。當(dāng)鰭結(jié)構(gòu)的深度不一致時(shí)，可以從對(duì)應(yīng)于鰭結(jié)構(gòu)的平均深度的平面測(cè)量從襯底的高度。

在本發(fā)明中，鰭結(jié)構(gòu)的橫截面的形狀為錐形(例如，梯形)。然而，該形狀不限于梯形。在一些實(shí)施例中，鰭結(jié)構(gòu)的橫截面的形狀為倒梯形、矩形、臺(tái)面型或它們的混合。鰭結(jié)構(gòu)的部分(例如，基層、中間層、應(yīng)變層和/或溝道層)可以是錐形和/或矩形。此外，鰭結(jié)構(gòu)的拐角(例如，溝道層的拐角)可以是圓形。

鰭結(jié)構(gòu)的每層都摻雜有適當(dāng)?shù)碾s質(zhì)。對(duì)于p-溝道Fin FET 100，溝道層115摻雜有硼(B)或BF₂，并且對(duì)于n-溝道Fin FET 200，溝道層213摻雜有砷和/或磷。

p-溝道Fin FET 100的第一鰭結(jié)構(gòu)110和n-溝道Fin FET 200的第二鰭結(jié)構(gòu)210分別通過隔離絕緣層130彼此電隔離并且與鄰近的器件電隔離。這種隔離稱為STI(淺溝槽隔離)。在一些實(shí)施例中，例如，隔離絕緣層130包括通過可流動(dòng)化學(xué)汽相沉積(CVD)形成的諸如二氧化硅的絕緣材料的一層或多層。

p-溝道Fin FET 100還包括設(shè)置在第一溝道層115上方的柵極介電層121和第一柵電極120。在一些實(shí)施例中，由第一柵電極120覆蓋的第一溝道層115的寬度W1可以在從約10nm至約20nm的范圍內(nèi)。n-溝道Fin FET 200也包括設(shè)置在第二溝道層213上方的柵極介電層121和第二柵電極220。在一些實(shí)施例中，由第二柵電極220覆蓋的第二溝道(n-溝道)層213的寬度W3在從約10nm至約15nm的范圍內(nèi)。在一些實(shí)施例中，用于p-溝道FET和n-溝道FET的柵極介電層的材料是不同的。

柵極介電層121可以包括諸如氧化硅、氮化硅或高k介電材料的介電材料、其它合適的介電材料和/或它們的組合的一層或多層。高k介電材料的實(shí)例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其它合適的高k介電材料和/或它們的組合。

柵電極120和220可以包括諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其它合適的材料和/或它們的組合的合適的導(dǎo)電材料的一層或多層?？梢允褂煤髺艠O或置換柵極方法形成柵極結(jié)構(gòu)。

在本發(fā)明的某些實(shí)施例中，功函調(diào)整層122和222插入在柵極介電層121和柵電極120和220之間。功函調(diào)整層由諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層或這些材料的兩種或多種的多層的導(dǎo)電材料制成。對(duì)于n-溝道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一種或多種用作功函調(diào)整層，并且對(duì)于p-溝道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一種或多種用作功函調(diào)整層。

圖2至圖14示出了根據(jù)一個(gè)實(shí)施例的制造Fin FET器件的示例性順序工藝的截面圖。應(yīng)該明白，在該方法的其它實(shí)施例中，可以在圖2中圖14所示的工藝之前、期間或之后提供額外的操作，并且可以替換或消除以下描述的一些操作?？梢愿淖儾僮?工藝的順序。

如圖2所示，提供了基層300、中間半導(dǎo)體層310和上部半導(dǎo)體層320的堆疊層。在一個(gè)實(shí)施例中，基層300是硅，中間半導(dǎo)體層310是SiGe層并且上部半導(dǎo)體層320是硅。硅基層300是硅襯底或SOI(絕緣體上硅)襯底的硅層。在一些實(shí)施例中，SiGe中間層310是外延生長(zhǎng)層并且表示為Si_xGe_(1-x)，其中，x在從約0.1至約0.9的范圍內(nèi)。在一些實(shí)施例中，SiGe中間層310的厚度在從約20nm至約50nm的范圍內(nèi)。在一些實(shí)施例中，Si上層320是外延生長(zhǎng)層并且具有在從約60nm至約100nm范圍內(nèi)的厚度。在某些實(shí)施例中，Si上層320的厚度在從約75nm至約95nm的范圍內(nèi)。

如圖2所示，在上部半導(dǎo)體層320上方進(jìn)一步形成掩模層。例如，在一些實(shí)施例中，該掩模層包括墊氧化物(例如，氧化硅)層330和氮化硅掩模層340。在一些實(shí)施例中，墊氧化物層330的厚度在從約2nm至約15nm的范圍內(nèi)并且氮化硅掩模層340的厚度在從約10nm至約50nm范圍內(nèi)。

通過使用圖案化工藝，如圖3所示，形成第二鰭結(jié)構(gòu)210的墊氧化物層330和氮化硅掩模層340的硬掩模圖案345。形成第一鰭結(jié)構(gòu)110的墊氧化物層330和氮化硅掩模層340的硬掩模圖案346。在一些實(shí)施例中，硬掩模圖案345的寬度(長(zhǎng)度Whb)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，硬掩模圖案345的寬度Whb在從約8nm至約10nm的范圍內(nèi)。在一些實(shí)施例中，硬掩模圖案346的寬度(長(zhǎng)度Wha)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，硬掩模圖案346的寬度Wha在從約8nm至約10nm的范圍內(nèi)。

如圖3所示，通過使用硬掩模圖案345和346作為蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將SiGe中間層310和Si上層320圖案化成鰭結(jié)構(gòu)110、210。

如圖4所示，氧化用于n-溝道鰭結(jié)構(gòu)的第二應(yīng)變層212的側(cè)壁以形成SiGe氧化物層214。為了選擇性地氧化第二鰭結(jié)構(gòu)210的第二應(yīng)變層212，由氮化硅層(未示出)覆蓋用于p-溝道Fin FET的第一鰭結(jié)構(gòu)110。之后，選擇性地氧化第二應(yīng)變層212。雖然也氧化了Si基層211和Si上層213，但是由于SiGe(特別是Ge)比Si氧化更快，因此，可以選擇性地形成SiGe氧化物層214。在一些實(shí)施例中，可以在從約300℃至約1000℃范圍內(nèi)的溫度下，在含氧(O₂)、O₂和氫氣(H₂)或水蒸氣(H₂O)的大氣下通過退火或加熱氧化第二應(yīng)變層212。在選擇性地氧化第二應(yīng)變層212之后，例如，通過干蝕刻或濕蝕刻去除覆蓋p-溝道鰭結(jié)構(gòu)的氮化硅層。由于在SiGe層的中心處氧擴(kuò)散地更快，并且因此SiGe層的中心氧化地更快，SiGe氧化物層214變成了圖4中所示的“眼”形狀。

如圖5所示，第一保護(hù)層140形成為分別覆蓋第一鰭結(jié)構(gòu)110和第二鰭結(jié)構(gòu)210。第一保護(hù)層140可以包括防止下面的層受到氧化的介電材料的一層或多層。在本實(shí)施例中，氮化硅(SiN)用作第一保護(hù)層140。SiON、SiCN、SiOCN或SiC也可以用作第一保護(hù)層140?？梢酝ㄟ^物理汽相沉積(PVD)(濺射)、化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、大氣壓化學(xué)汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其它的工藝沉積SiN層。在一些實(shí)施例中，在LPCVD或等離子體CVD工藝中，使用諸如Si₂H₆、SiH₄和/或Si₂Cl₆的硅源和諸如NH₃和/或N₂的氮源并且在從約0.01至10托(約1.33Pa至約1333Pa)的范圍內(nèi)的折算壓力下在從約室溫至約1000℃的溫度下形成SiN膜。在一些實(shí)施例中，第一保護(hù)層140的厚度在從約2nm至約6nm的范圍內(nèi)。

第一保護(hù)層140保護(hù)第一半導(dǎo)體層112和第二應(yīng)變層212免受隨后工藝(例如，STI形成)的損壞。只要第一半導(dǎo)體層112和第二應(yīng)變層212的側(cè)壁由第一保護(hù)層140完全地覆蓋，第一保護(hù)層140沒有必要覆蓋第一基層111、211和Si上層113、213的整個(gè)側(cè)壁。換句話說，第一保護(hù)層140可以部分地覆蓋第一基層111、211和Si上層113、213的側(cè)壁。

下一步，如圖6所示，第二保護(hù)層150形成為覆蓋第一保護(hù)層140。第二保護(hù)層150可以包括防止下面的層受到損壞的介電材料的一層或多層。在本實(shí)施例中，二氧化硅(SiO₂)用作第二保護(hù)層150。磷硅酸鹽玻璃(PSG)、SiON、SiCN、SiOCN或SiC也可以用作第二保護(hù)層150?？梢酝ㄟ^原子層沉積(ALD)、化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、大氣壓化學(xué)汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)和/或其它的工藝沉積第二保護(hù)層150。在一些實(shí)施例中，第二保護(hù)層150的厚度在從約2nm至約6nm的范圍內(nèi)。

在形成圖6中所示的鰭結(jié)構(gòu)之后，形成犧牲層360，從而使得鰭結(jié)構(gòu)嵌入在如圖7所示的犧牲層360內(nèi)。鰭結(jié)構(gòu)110和120可以完全地或部分地嵌入在犧牲層360內(nèi)。在這個(gè)實(shí)施例中，犧牲層360是底部抗反射涂(BARC)層。BARC層可以包括聚合物基材料?？梢酝ㄟ^旋涂形成BARC層。BARC層可以用諸如光刻膠的其它有機(jī)材料或諸如包括TiN、TaN、TiO₂或TaO₂的金屬化材料層替換。

之后，如圖8所示，例如，通過回蝕刻工藝減小犧牲層360的厚度以暴露鰭結(jié)構(gòu)的部分。例如，在某些實(shí)施例中，通過使用諸如氧氣、氮?dú)饣蚱渌鼩怏w的等離子體的干蝕刻方法實(shí)施BARC層的回蝕刻工藝。在某些實(shí)施例中，蝕刻時(shí)間為約50秒至約90秒。通過調(diào)整蝕刻時(shí)間，可以獲得剩余的犧牲層360的期望的厚度。剩余的犧牲層360的厚度(T11)為從襯底10的最上表面測(cè)量的剩余的犧牲層360的高度之間的距離。在本發(fā)明中，在一些實(shí)施例中，剩余的犧牲層360的高度和第一半導(dǎo)體層112的高度之間的距離(間隔dT1)在從約5nm至約20nm的范圍內(nèi)。在某些實(shí)施例中，距離dT1為約15至18nm。在一些實(shí)施例中，剩余的犧牲層360的高度和第二應(yīng)變層212的高度之間的距離(間隔dT2)在從約5nm至約20nm的范圍內(nèi)。

例如，通過直接調(diào)整旋涂條件，而不是回蝕刻BARC層，形成具有厚度T11的BARC層的薄犧牲層是可能的。

下一步，如圖9所示，通過蝕刻工藝(例如，干/濕蝕刻)去除第二保護(hù)層150的上部。第二保護(hù)層150A是蝕刻工藝之后的第二保護(hù)層150的剩余部分。之后，如圖10所示，當(dāng)犧牲層360由BARC層制成時(shí)，例如，通過灰化工藝去除剩余的犧牲層360。

下一步，如圖11所示，通過諸如使用磷酸(H₃PO₄)的濕蝕刻工藝去除第一保護(hù)層140的上部。如圖10所示，隨著第二保護(hù)層150A覆蓋第一保護(hù)層140的部分，由于使用H₃PO₄的濕蝕刻工藝中的第一保護(hù)層140(例如，氮化硅)和第二保護(hù)層150A(例如，氧化硅)之間的高選擇性，因此可以使用濕蝕刻工藝完整地蝕刻第一保護(hù)層140。第一保護(hù)層140A是濕蝕刻工藝之后的第一保護(hù)層140的剩余部分。在一些實(shí)施例中，與使用干蝕刻工藝的情況相比，通過使用濕蝕刻工藝，Si上層113、213上的第一保護(hù)層140的殘留物較少。在一些實(shí)施例中，與使用干蝕刻工藝相比，通過使用濕蝕刻工藝，改進(jìn)了未由第一保護(hù)層140A和第二保護(hù)層150A覆蓋的Si上層113、213的表面粗糙度。

在一些實(shí)施例中，與使用干蝕刻工藝相比，通過使用濕蝕刻工藝實(shí)現(xiàn)墊氧化物層330和第一保護(hù)層140之間的高選擇性以去除第一保護(hù)層140的上部。因此，在去除第一保護(hù)層140的上部之后，可以通過使用濕蝕刻工藝防止對(duì)墊氧化物層330的損壞。例如，當(dāng)使用干蝕刻工藝時(shí)，由于干蝕刻工藝的低選擇性，因此可能在墊氧化物層330中出現(xiàn)底切，這減小了墊氧化物層330的寬度(Wb或Wa)，從而引起氮化硅掩模層340塌陷或剝離。相反地，通過使用濕蝕刻工藝，這樣可以防止底切，從而防止氮化硅掩模層340的塌陷或剝離。

在一些實(shí)施例中，如圖11所示的硬掩模圖案345的墊氧化物層330的寬度(Wb)和如圖3所示的寬度(Whb)彼此基本相等。如圖11所示的硬掩模圖案346的墊氧化物層330的寬度(Wa)和如圖3所示的寬度(Wha)彼此基本相等。在一些實(shí)施例中，墊氧化物層330的寬度(Wb)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，墊氧化物層330的寬度在從約8nm至約10nm的范圍內(nèi)。在一些實(shí)施例中，墊氧化物層330的寬度(Wa)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，墊氧化物層330的寬度在從約8nm至約10nm的范圍內(nèi)。

在一些實(shí)施例中，第一鰭結(jié)構(gòu)110的第一保護(hù)層140A的高度和第一鰭結(jié)構(gòu)110的第二保護(hù)層150A的高度彼此基本相等。在一些實(shí)施例中，第二鰭結(jié)構(gòu)210的第一保護(hù)層140A的高度和第二鰭結(jié)構(gòu)210的第二保護(hù)層150A的高度彼此基本相等。在去除部分第一保護(hù)層140和部分第二保護(hù)層150之后，第一鰭結(jié)構(gòu)110的第一保護(hù)層140A的高度和第二鰭結(jié)構(gòu)210的第一保護(hù)層140A的高度彼此基本相等。在一些實(shí)施例中，第一鰭結(jié)構(gòu)110和第二鰭結(jié)構(gòu)210的第一保護(hù)層140A的高度差(如果有的話)在從約0nm至約3nm的范圍內(nèi)。

之后，如圖12所示，形成隔離絕緣層130并且去除硬掩模圖案345。用于p-溝道區(qū)域和n-溝道區(qū)域的隔離絕緣層130在n-溝道Fin FET和p-溝道Fin FET之間基本相同，并且同時(shí)形成。例如，隔離絕緣層130由通過LPCVD(低壓化學(xué)汽相沉積)、等離子體CVD或可流動(dòng)CVD形成的諸如二氧化硅的絕緣材料的一層或多層制成。在可流動(dòng)CVD中，沉積可流動(dòng)介電材料，而不是氧化硅。顧名思義，可流動(dòng)介電材料在沉積期間可以“流動(dòng)”以填充具有高高寬比的間隙或間隔。通常，各種化學(xué)物質(zhì)添加至含硅前體以允許沉積的膜流動(dòng)。在一些實(shí)施例中，添加氮?dú)滏I?？闪鲃?dòng)介電前體(特別地，可流動(dòng)氧化硅前體)的實(shí)例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(諸如三甲硅烷基胺(TSA))。這些可流動(dòng)氧化硅材料在多個(gè)操作工藝中形成。在沉積可流動(dòng)膜之后，將可流動(dòng)膜固化并且之后使可流動(dòng)膜退火以去除不期望的元素以形成氧化硅。當(dāng)去除不期望的元素時(shí)，可流動(dòng)膜致密和收縮。在一些實(shí)施例中，實(shí)施多個(gè)退火工藝。使可流動(dòng)膜固化和退火多于一次。可流動(dòng)膜可以摻雜有硼和/或磷。在一些實(shí)施例中，隔離絕緣層130由SOG、SiO、SiON、SiOCN和/或氟摻雜的硅酸鹽玻璃(FSG)的一層或多層形成。在形成隔離絕緣層130之后，實(shí)施熱工藝(例如，退火工藝)以改進(jìn)隔離絕緣層的質(zhì)量。由于第一半導(dǎo)體層112和第二應(yīng)變層212的側(cè)壁分別由第一鰭結(jié)構(gòu)110和第二鰭結(jié)構(gòu)210的第一保護(hù)層140A覆蓋，因此，在用于形成隔離絕緣層130的熱工藝期間，沒有氧化第一半導(dǎo)體層112和第二應(yīng)變層212。

之后，如圖13所示，在n-溝道Fin FET中的隔離絕緣層130上方形成保護(hù)硬掩模層350。在n-溝道Fin FET中的隔離絕緣層130上方形成的保護(hù)硬掩模層350可以包括氮化硅(在一些實(shí)施例中，在從約10nm至約50nm的范圍內(nèi))和氧化硅(在一些實(shí)施例中，在從約5nm至約50nm的范圍內(nèi))的雙層。保護(hù)硬掩模層350保護(hù)了n-溝道Fin FET免受對(duì)p-溝道Fin FET實(shí)施的隨后工藝的損壞。

通過使用圖案化工藝，通過部分地去除隔離絕緣層130和第一硅層113形成開口117。在一些實(shí)施例中，開口117的頂部的寬度Wo3在從約10nm至約15nm的范圍內(nèi)，開口117的底部的寬度Wo4在從約10nm至約25nm的范圍內(nèi)，并且開口117的深度Do2在從約60nm至約100nm的范圍內(nèi)。在一個(gè)實(shí)施例中，開口117的底部的寬度Wo4大于開口117的頂部的寬度Wo3。然而，開口117的底部的寬度可以與開口117的頂部的寬度相同或小于開口117的頂部的寬度。開口117的截面形狀可以是梯形、倒梯形、矩形或桶形。在開口的底部上，暴露了應(yīng)變層113的蝕刻表面。

之后，在Si層113的暴露的表面上外延生長(zhǎng)SiGe層115以填充開口117。隨后，如圖14所示，例如，通過CMP方法去除不必要的SiGe層和保護(hù)硬掩模350。

如圖14所示，在形成鰭結(jié)構(gòu)110、210之后，形成如圖1所示的柵極結(jié)構(gòu)并且可以實(shí)施與柵極結(jié)構(gòu)相關(guān)的一個(gè)或多個(gè)隨后的操作。

圖15是根據(jù)本發(fā)明的另一實(shí)施例的Fin FET器件的示例性截面圖。圖1的相同的材料、結(jié)構(gòu)和/或配置可以施加至圖15，并且可以省略詳細(xì)的說明。Fin FET器件包括n-溝道Fin FET 200A和p-溝道Fin FET 100A。雖然n-溝道Fin FET 200A和p-溝道Fin FET 100A分別在圖中示出，但是n-溝道Fin FET 200A和p-溝道Fin FET 100A設(shè)置在相同的半導(dǎo)體器件中，并且在p-溝道Fin FET區(qū)域和n-溝道Fin FET區(qū)域中連續(xù)地形成一些層。

p-溝道Fin FET 100A的第一鰭結(jié)構(gòu)110A包括突出于襯底10A的第一基層112A、設(shè)置在第一基層112A上方的第一半導(dǎo)體層113A以及設(shè)置在第一半導(dǎo)體層113A上方的第一溝道層115A(p-溝道層)。在這個(gè)實(shí)施例中，襯底10A是SiGe襯底?？蛇x地，襯底10A可以包括諸如鍺的另一元素半導(dǎo)體；諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V化合物半導(dǎo)體；或它們的組合。襯底10A可以包括已經(jīng)合適地?fù)诫s(例如，p-型或n-型電導(dǎo)率)的各個(gè)區(qū)域。

第一基層112A可以由于襯底10A的相同的材料制成并且可以從襯底10A連續(xù)地延伸。在一些實(shí)施例中，第一半導(dǎo)體層113A是Si層。第一半導(dǎo)體層113A是位于第一基層112A上的外延生長(zhǎng)層。在一些實(shí)施例中，第一半導(dǎo)體層113A的寬度W2a在從約10nm至約20nm的范圍內(nèi)。

在一些實(shí)施例中，第一溝道層115A由Ge或諸如摻雜或未摻雜SiGe的Ge化合物制成。由于Si層113A和SiGe溝道層115A的異質(zhì)結(jié)構(gòu)，因此對(duì)p-溝道Fin FET的溝道施加壓縮應(yīng)力。在一些實(shí)施例中，第一溝道層115A的平均寬度大于第一半導(dǎo)體層113A的平均寬度。在第一半導(dǎo)體層113A和第一溝道層115A之間的界面處，第一溝道層115A的寬度大于第一半導(dǎo)體層113A的寬度。在一些實(shí)施例中，第一溝道層115A的平均寬度等于或小于第一半導(dǎo)體層113A的平均寬度。

n-溝道Fin FET 200A的第二鰭結(jié)構(gòu)210A包括突出于襯底10A的第二基層212A以及設(shè)置在第二基層212A上方的第二溝道層213A(n-溝道層)。第二基層212A可以由與襯底10A相同的材料制成并且可以從襯底10A連續(xù)地延伸。在一些實(shí)施例中，第二溝道層213A由Si層制成。在一些實(shí)施例中，第二溝道層213A的寬度W3a在從約10nm至約15nm范圍內(nèi)。由于第二基層212A和Si溝道層213A的異質(zhì)結(jié)構(gòu)，因此對(duì)n-溝道Fin FET的溝道施加拉伸應(yīng)力。在一些實(shí)施例中，第二溝道層213A的厚度T2a在從約40nm至約60nm的范圍內(nèi)。

如圖15所示，用于p-溝道Fin FET的第二保護(hù)層150A覆蓋了112A的側(cè)壁，但是僅覆蓋了第一半導(dǎo)體層113A的側(cè)壁的部分。第二保護(hù)層150A覆蓋了第一保護(hù)層140A的側(cè)壁。因此，第一保護(hù)層140A和第二保護(hù)層150A與第一溝道層115A間隔開。第一保護(hù)層140A的高度基本等于第二保護(hù)層150A的高度。

在一些實(shí)施例中，第一保護(hù)層140A覆蓋第一半導(dǎo)體層113A的側(cè)壁的部分的距離(長(zhǎng)度L1a)在從約5nm至約20nm的范圍內(nèi)以有效地保護(hù)SiGe層。在一些實(shí)施例中，第一保護(hù)層140A和第一溝道層115A之間的距離(間隔L2a)在從約15nm至約30nm的范圍內(nèi)。

類似地，在一些實(shí)施例中，在n-溝道Fin FET 200A中，第二保護(hù)層150A僅覆蓋了第二溝道層213A的底部在從約5nm至約20nm范圍內(nèi)的距離(長(zhǎng)度L3a)。第二保護(hù)層150A覆蓋了第一保護(hù)層140A的側(cè)壁。第一保護(hù)層140A的高度基本等于第二保護(hù)層150A的高度。在這個(gè)實(shí)施例中，對(duì)于n-溝道Fin FET 200A和p-溝道Fin FET 100A，通過相同的膜形成操作同時(shí)形成第一保護(hù)層140A。然而，對(duì)于n-溝道Fin FET 200A和p-溝道Fin FET 100A的每個(gè)，可以分別形成第一保護(hù)層。類似地，對(duì)于n-溝道Fin FET 200A和p-溝道Fin FET 100A的每個(gè)，可以分別形成第二保護(hù)層150A。

在這個(gè)實(shí)施例中，第一鰭結(jié)構(gòu)110A的第一保護(hù)層140A的高度基本等于第二鰭結(jié)構(gòu)210A的第一保護(hù)層140A的高度。這里“基本等于”意味著差異小于2至3nm。當(dāng)鰭結(jié)構(gòu)的深度不一致時(shí)，可以從對(duì)應(yīng)于鰭結(jié)構(gòu)的平均深度的平面測(cè)量從襯底的高度。

在本發(fā)明中，鰭結(jié)構(gòu)的橫截面的形狀為錐形(例如，梯形)。然而，該形狀不限于梯形。在一些實(shí)施例中，鰭結(jié)構(gòu)的橫截面的形狀為倒梯形、矩形、臺(tái)面型或它們的混合。鰭結(jié)構(gòu)的部分(例如，基層、中間層、應(yīng)變層和/或溝道層)可以是錐形和/或矩形。此外，鰭結(jié)構(gòu)的拐角(例如，溝道層的拐角)可以是圓形。

鰭結(jié)構(gòu)的每層都摻雜有適當(dāng)?shù)碾s質(zhì)。對(duì)于p-溝道Fin FET 100A，第一溝道層115A摻雜有硼(B)或BF₂，并且對(duì)于n-溝道Fin FET 200A，第二溝道層213A摻雜有砷和/或磷。

p-溝道Fin FET 100A的第一鰭結(jié)構(gòu)110A和n-溝道Fin FET 200A的第二鰭結(jié)構(gòu)210A分別通過隔離絕緣層130彼此電隔離并且與鄰近的器件電隔離。這種隔離稱為STI(淺溝槽隔離)。在一些實(shí)施例中，例如，隔離絕緣層130包括通過可流動(dòng)化學(xué)汽相沉積(CVD)形成的諸如二氧化硅的絕緣材料的一層或多層。

p-溝道Fin FET 100A還包括設(shè)置在第一溝道層115A上方的柵極介電層121和第一柵電極120。在一些實(shí)施例中，由第一柵電極120覆蓋的第一溝道層115A的寬度W1a可以在從約15nm至約25nm的范圍內(nèi)。n-溝道Fin FET 200A也包括設(shè)置在第二溝道層213A上方的柵極介電層121和第二柵電極220。在一些實(shí)施例中，由第二柵電極220覆蓋的第二溝道(n-溝道)層213A的寬度W3a在從約10nm至約15nm的范圍內(nèi)。在一些實(shí)施例中，用于p-溝道FET和n-溝道FET的柵極介電層的材料是不同的。在本發(fā)明的某些實(shí)施例中，功函調(diào)整層122和222插入在柵極介電層121和柵電極120、220之間?？梢杂糜跂艠O介電層121、柵電極120、220和功函調(diào)整層122和222的材料參照?qǐng)D1的描述。

圖16至圖26示出了根據(jù)本發(fā)明的另一實(shí)施例的制造Fin FET的示例性順序工藝的截面圖。應(yīng)該明白，在該方法的其它實(shí)施例中，可以在圖16中圖26所示的工藝之前、期間或之后提供額外的操作，并且可以替換或消除以下描述的一些操作。可以改變操作/工藝的順序。圖2至圖14的相同的材料、操作和/或配置可以施加至圖16至如26，并且可以省略詳細(xì)的說明。

如圖16所示，提供了基層310A和上部半導(dǎo)體層320A的堆疊層。在一個(gè)實(shí)施例中，基層310A可以包括Ge或諸如摻雜或未摻雜SiGe的Ge化合物并且上部半導(dǎo)體層320A是硅。在一些實(shí)施例中，Si上層320A是外延生長(zhǎng)層并且具有在從約40nm至約60nm范圍內(nèi)的厚度。

如圖16所示，在上部半導(dǎo)體層320A上方進(jìn)一步形成掩模層。例如，在一些實(shí)施例中，該掩模層包括墊氧化物(例如，氧化硅)層330和氮化硅掩模層340。在一些實(shí)施例中，墊氧化物層330的厚度在從約2nm至約15nm的范圍內(nèi)并且氮化硅掩模層340的厚度在從約10nm至約50nm范圍內(nèi)。

通過使用圖案化工藝，如圖17所示，形成墊氧化物層330和氮化硅掩模層340的硬掩模圖案345A和346A。在一些實(shí)施例中，硬掩模圖案345A的寬度(長(zhǎng)度Wob)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，硬掩模圖案345A的寬度Wob在從約8nm至約10nm的范圍內(nèi)。在一些實(shí)施例中，硬掩模圖案346A的寬度(長(zhǎng)度Woa)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，硬掩模圖案346A的寬度Woa在從約8nm至約10nm的范圍內(nèi)。

如圖17所示，通過使用硬掩模圖案345A和346A作為蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將SiGe中間層310A和Si上層320A圖案化成鰭結(jié)構(gòu)110A、210A。

如圖18所示，第一保護(hù)層140形成為分別覆蓋第一鰭結(jié)構(gòu)110A和第二鰭結(jié)構(gòu)210A。第一保護(hù)層140可以包括防止下面的層受到氧化的介電材料的一層或多層。在本實(shí)施例中，氮化硅(SiN)用作保護(hù)層。SiON、SiCN、SiOCN或SiC也可以用作保護(hù)層?？梢酝ㄟ^物理汽相沉積(PVD)(濺射)、化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、大氣壓化學(xué)汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其它的工藝沉積SiN層。在一些實(shí)施例中，在LPCVD或等離子體CVD工藝中，使用諸如Si₂H₆、SiH₄和/或Si₂Cl₆的硅源和諸如NH₃和/或N₂的氮源并且在從約0.01至10托(約1.33Pa至約1333Pa)的范圍內(nèi)的折算壓力下在從約室溫至約1000℃的溫度下形成SiN膜。在一些實(shí)施例中，第一保護(hù)層140的厚度在從約2nm至約6nm的范圍內(nèi)。

第一保護(hù)層140保護(hù)第一基層112A和第二基層212A免受隨后的工藝(例如，STI形成)的損壞。只要第一基層112A和第二基層212A的側(cè)壁由第一保護(hù)層140完全地覆蓋，第一保護(hù)層140沒有必要覆蓋Si上層113A、213A的整個(gè)側(cè)壁。換句話說，第一保護(hù)層140可以部分地覆蓋Si上層113A、213A的側(cè)壁。

下一步，如圖19所示，第二保護(hù)層150形成為覆蓋第一保護(hù)層140。第二保護(hù)層150可以包括防止下面的層受到損壞的介電材料的一層或多層。在本實(shí)施例中，二氧化硅(SiO₂)用作第二保護(hù)層150。磷硅酸鹽玻璃(PSG)、SiON、SiCN、SiOCN或SiC也可以用作第二保護(hù)層150?？梢酝ㄟ^原子層沉積(ALD)、化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、大氣壓化學(xué)汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)和/或其它的工藝沉積第二保護(hù)層150。在一些實(shí)施例中，第二保護(hù)層150的厚度在從約2nm至約6nm的范圍內(nèi)。

在形成圖19中所示的鰭結(jié)構(gòu)之后，形成犧牲層360，從而使得鰭結(jié)構(gòu)嵌入在如圖20所示的犧牲層360內(nèi)。鰭結(jié)構(gòu)110A和120A可以完全地或部分地嵌入在犧牲層360內(nèi)。在這個(gè)實(shí)施例中，犧牲層是底部抗反射涂(BARC)層。BARC層可以包括聚合物基材料?？梢酝ㄟ^旋涂形成BARC層。BARC層可以用諸如光刻膠的其它有機(jī)材料或諸如包括TiN、TaN、TiO₂或TaO₂的金屬化合物層替換。

之后，如圖21所示，例如，通過回蝕刻工藝減小犧牲層360的厚度以暴露鰭結(jié)構(gòu)的部分。例如，在某些實(shí)施例中，通過使用氧氣、氮?dú)饣蚱渌鼩怏w的干蝕刻方法實(shí)施BARC層的回蝕刻工藝。在某些實(shí)施例中，蝕刻時(shí)間為約50秒至約90秒。通過調(diào)整蝕刻時(shí)間，可以獲得保剩余的犧牲層360的期望的厚度。剩余的犧牲層360的厚度(T11A)為從襯底10的最上表面測(cè)量的剩余的犧牲層360的高度之間的距離。在本發(fā)明中，在一些實(shí)施例中，剩余的犧牲層360的高度和第二基層212A的高度之間的距離(間隔dTB)在從約5nm至約20nm的范圍內(nèi)。在一些實(shí)施例中，剩余的犧牲層360的高度和第一基層112A的高度之間的距離(間隔dTA)在從約5nm至約20nm的范圍內(nèi)。

下一步，如圖22所示，通過蝕刻工藝(例如，干/濕蝕刻)去除第二保護(hù)層150的上部。之后，如圖23所示，當(dāng)犧牲層360由BARC層制成時(shí)，例如，通過灰化工藝去除剩余的犧牲層360。下一步，如圖24所示，通過諸如使用磷酸(H₃PO₄)的濕蝕刻工藝去除第一保護(hù)層140的上部。如圖23所示，隨著第二保護(hù)層150A覆蓋第一保護(hù)層140的部分，由于在使用H₃PO₄的蝕刻工藝中的第一保護(hù)層140(例如，氮化硅)和第二保護(hù)層150A(例如，氧化硅)之間的高選擇性，因此可以使用濕蝕刻工藝完整地蝕刻第一保護(hù)層140。第一保護(hù)層140A是濕蝕刻工藝之后的第一保護(hù)層140的剩余部分。在一些實(shí)施例中，與使用干蝕刻工藝相比，通過使用濕蝕刻工藝，Si上層113A、213A上的第一保護(hù)層140的殘留物較少。在一些實(shí)施例中，與使用干蝕刻工藝相比，通過使用濕蝕刻工藝，改進(jìn)了未由第一保護(hù)層140A和第二保護(hù)層150A覆蓋的Si上層113A、213A的表面粗糙度。

在這個(gè)實(shí)施例中，與使用干蝕刻工藝相比，通過使用濕蝕刻工藝實(shí)現(xiàn)墊氧化物層330和第一保護(hù)層140之間的高選擇性以去除第一保護(hù)層140的上部。因此，在去除第一保護(hù)層140的上部之后，可以通過使用濕蝕刻工藝防止對(duì)墊氧化物層330的損壞。例如，由于使用干蝕刻工藝的墊氧化物層330和氮化硅掩模層340之間的低選擇性，因此可能出現(xiàn)一個(gè)或多個(gè)底切而減小墊氧化物層330的寬度(Wb1或Wa1)，從而引起氮化硅掩模層340塌陷或剝離。

在一些實(shí)施例中，如圖24所示的硬掩模圖案345A的墊氧化物層330的寬度(Wb1)和如圖17所示的寬度(Wob)彼此基本相等。如圖24所示的硬掩模圖案346A的墊氧化物層330的寬度(Wa1)和如圖17所示的寬度(Woa)彼此基本相等。在一些實(shí)施例中，墊氧化物層330的寬度(Wb1)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，墊氧化物層330的寬度在從約8nm至約10nm的范圍內(nèi)。在一些實(shí)施例中，墊氧化物層330的寬度(Wa1)在從約6nm至約18nm的范圍內(nèi)。在某些實(shí)施例中，墊氧化物層330的寬度在從約8nm至約10nm的范圍內(nèi)。

在一些實(shí)施例中，第一鰭結(jié)構(gòu)110A的第一保護(hù)層140A的高度和第一鰭結(jié)構(gòu)110A的第二保護(hù)層150A的高度彼此基本相等。在一些實(shí)施例中，第二鰭結(jié)構(gòu)210A的第一保護(hù)層140A的高度和第二鰭結(jié)構(gòu)210A的第二保護(hù)層150A的高度彼此基本相等。在去除部分第一保護(hù)層140和部分第二保護(hù)層150之后，第一鰭結(jié)構(gòu)110A的第一保護(hù)層140A的高度和第二鰭結(jié)構(gòu)210A的第一保護(hù)層140A的高度彼此基本相等。在一些實(shí)施例中，第一鰭結(jié)構(gòu)110A和第二鰭結(jié)構(gòu)210A的第一保護(hù)層140A的高度差(如果有的話)在從約0nm至約3nm的范圍內(nèi)。

之后，如圖25所示，形成隔離絕緣層130并且去除硬掩模圖案345。用于p-溝道區(qū)域和n-溝道區(qū)域的隔離絕緣層130在n-溝道Fin FET和p-溝道Fin FET之間基本相同，并且同時(shí)形成。例如，通過LPCVD(低壓化學(xué)汽相沉積)、等離子體CVD或可流動(dòng)CVD形成的隔離絕緣層130由諸如二氧化硅的絕緣材料的一層或多層制成。在可流動(dòng)CVD中，沉積可流動(dòng)介電材料，而不是氧化硅。顧名思義，可流動(dòng)介電材料在沉積期間可以“流動(dòng)”以填充具有高高寬比的間隙或間隔。通常，各種化學(xué)物質(zhì)添加至含硅前體以允許沉積的膜流動(dòng)。在一些實(shí)施例中，添加氮?dú)滏I。可流動(dòng)介電前體(特別地，可流動(dòng)氧化硅前體)的實(shí)例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(諸如三甲硅烷基胺(TSA))。這些可流動(dòng)氧化硅材料在多個(gè)操作工藝中形成。在沉積可流動(dòng)膜之后，將可流動(dòng)膜固化并且之后使可流動(dòng)膜退火以去除不期望的元素以形成氧化硅。當(dāng)去除不期望的元素時(shí)，可流動(dòng)膜致密和收縮。在一些實(shí)施例中，實(shí)施多個(gè)退火工藝。使可流動(dòng)膜固化和退火多于一次?？闪鲃?dòng)膜可以摻雜有硼和/或磷。在一些實(shí)施例中，隔離絕緣層130可以由SOG、SiO、SiON、SiOCN和/或氟摻雜的硅酸鹽玻璃(FSG)的一層或多層形成。

在形成隔離絕緣層130之后，實(shí)施熱工藝(例如，退火工藝)以改進(jìn)隔離絕緣層的質(zhì)量。由于第一基層112A和第二基層212A的側(cè)壁分別由第一保護(hù)層140A覆蓋，因此，在用于形成隔離絕緣層130的熱工藝期間，沒有氧化第一基層112A和第二基層212A。

之后，如圖26所示，在n-溝道Fin FET區(qū)域中的隔離絕緣層130上方形成保護(hù)硬掩模層350。在n-溝道Fin FET區(qū)域中的隔離絕緣層130上方形成的保護(hù)硬掩模層350可以包括氮化硅(在一些實(shí)施例中，在從約10nm至約50nm的范圍內(nèi))和氧化硅(在一些實(shí)施例中，在從約5nm至50nm的范圍內(nèi))的雙層。保護(hù)硬掩模層350保護(hù)n-溝道Fin FET免受對(duì)p-溝道Fin FET實(shí)施的隨后工藝的損壞。

通過使用圖案化工藝，通過部分地去除隔離絕緣層130和第一硅層113A形成開口117。在一些實(shí)施例中，開口117的頂部的寬度Wa3在從約10nm至約20nm的范圍內(nèi)，開口117的底部的寬度Wa4在從約15nm至約30nm的范圍內(nèi)，并且開口117的深度Da2在從約60nm至約100nm的范圍內(nèi)。在一個(gè)實(shí)施例中，開口117的底部的寬度Wa4大于開口117的頂部的寬度Wa3。然而，開口117的底部的寬度可以與開口117的頂部的寬度相同或小于開口117的頂部的寬度。開口117的截面形狀可以是梯形、倒梯形、矩形或桶形。在開口的底部上，暴露了硅層113A的蝕刻表面。

之后，在Si層113A的暴露的表面上外延生長(zhǎng)SiGe層115A以填充開口117。隨后，如圖27所示，例如，通過CMP方法去除不必要的SiGe層和保護(hù)硬掩模350。

如圖27所示，在形成鰭結(jié)構(gòu)110A、210A之后，形成如圖15所示的柵極結(jié)構(gòu)并且可以實(shí)施與柵極結(jié)構(gòu)相關(guān)的一個(gè)或多個(gè)隨后的操作。

此處描述的各個(gè)實(shí)施例提供了超越現(xiàn)有技術(shù)的多個(gè)優(yōu)勢(shì)。例如，在本發(fā)明中，當(dāng)SiO₂保護(hù)層覆蓋SiN保護(hù)層時(shí)，使用濕蝕刻工藝蝕刻SiN保護(hù)層是可能的，從而去除部分SiN保護(hù)層以具有與使用干蝕刻工藝相比較少的殘留物。此外，在SiN保護(hù)層的隨后的回蝕刻工藝中，與干蝕刻工藝相比，在濕蝕刻工藝中可以實(shí)現(xiàn)SiN和SiO₂之間的較好的選擇性。在SiN保護(hù)層的回蝕刻工藝期間，可以有效地防止硬掩模圖案中的墊氧化物層的損壞和氮化硅掩模層的塌陷或剝離。此外，由于硬掩模圖案的較小的損壞，因此更精確地控制用于n-溝道Fin FET和p-溝道Fin FET的鰭結(jié)構(gòu)的寬度是可能的。

應(yīng)該明白，不是所有的優(yōu)勢(shì)都已經(jīng)在此處討論，沒有特定的優(yōu)勢(shì)對(duì)所有實(shí)施例都是需要的，并且其它是實(shí)施例可以提供不同的優(yōu)勢(shì)。

根據(jù)本發(fā)明的一個(gè)方面，半導(dǎo)體器件包括用于鰭式場(chǎng)效應(yīng)晶體管(FET)的鰭結(jié)構(gòu)。該鰭結(jié)構(gòu)包括突出于襯底的基層、設(shè)置在基層上方的中間層以及設(shè)置在中間層上方的上層。該鰭結(jié)構(gòu)還包括第一保護(hù)層和由與第一保護(hù)層的不同的材料制成的第二保護(hù)層。該中間層包括設(shè)置在基層上方的第一半導(dǎo)體層，第一保護(hù)層覆蓋了第一半導(dǎo)體層的至少側(cè)壁并且第二保護(hù)層覆蓋了第一保護(hù)層的至少側(cè)壁。

在上述半導(dǎo)體器件中，其中：所述中間層還包括設(shè)置在所述第一半導(dǎo)體層上方的第二半導(dǎo)體層，所述上層是包括SiGe的溝道層，所述第一保護(hù)層覆蓋了所述第二半導(dǎo)體層的至少側(cè)壁和所述上層的部分側(cè)壁。

在上述半導(dǎo)體器件中，其中，所述基層和所述中間層由相同的材料制成并且所述第一保護(hù)層覆蓋了所述基層的至少側(cè)壁和所述上層的部分側(cè)壁。

在上述半導(dǎo)體器件中，其中，所述第一保護(hù)層由氮化硅制成。

在上述半導(dǎo)體器件中，其中，所述第二保護(hù)層由氧化硅制成。

在上述半導(dǎo)體器件中，其中，所述第一保護(hù)層的高度和所述第二保護(hù)層的高度之間的差異介于0.1nm至2nm之間。

根據(jù)本發(fā)明的另一方面，半導(dǎo)體器件包括用于第一FET的第一鰭結(jié)構(gòu)和用于第二FET的第二鰭結(jié)構(gòu)。第一鰭結(jié)構(gòu)包括突出于襯底的第一基層、設(shè)置在第一基層上方的第一中間層和設(shè)置在第一中間層上方的第一溝道層。第一鰭結(jié)構(gòu)也包括第一保護(hù)層和由與第一保護(hù)層的不同的材料制成的第二保護(hù)層。第二鰭結(jié)構(gòu)包括突出于襯底的第二基層、設(shè)置在第二基層上方的第二中間層以及設(shè)置在第二中間層上方的第二溝道層。第二鰭結(jié)構(gòu)也包括覆蓋第二基層的側(cè)壁、第二中間層的側(cè)壁以及第二溝道層的側(cè)壁的第三保護(hù)層和由與第三保護(hù)層的不同的材料制成的第四保護(hù)層。第一溝道層由SiGe制成。第一中間層包括設(shè)置在第一基層上方的第一半導(dǎo)體層和設(shè)置在第一半導(dǎo)體層上方的第二半導(dǎo)體層。第一保護(hù)層覆蓋了第一基層的側(cè)壁、第一半導(dǎo)體層的側(cè)壁和部分第二半導(dǎo)體層的側(cè)壁。第二保護(hù)層覆蓋了第三保護(hù)層的至少側(cè)壁并且第四保護(hù)層覆蓋了第三保護(hù)層的至少側(cè)壁。

在上述半導(dǎo)體器件中，其中，所述第一半導(dǎo)體層和所述第二半導(dǎo)體層由相同的材料制成。

在上述半導(dǎo)體器件中，其中，所述第二溝道層和所述第二中間層由相同的材料制成。

在上述半導(dǎo)體器件中，其中，所述第一保護(hù)層和所述第三保護(hù)層由氮化硅制成。

在上述半導(dǎo)體器件中，其中，所述第二保護(hù)層或所述第四保護(hù)層由氧化硅制成。

在上述半導(dǎo)體器件中，其中，所述第一保護(hù)層的高度和所述第二保護(hù)層的高度之間的差異介于0.1nm至2nm之間。

在上述半導(dǎo)體器件中，其中，所述第三保護(hù)層的高度和所述第四保護(hù)層的高度之間的差異介于0.1nm至2nm之間。

在上述半導(dǎo)體器件中，還包括：

第一柵極介電層和第一柵電極，所述第一柵極介電層設(shè)置在所述第一溝道層上方并且所述第一柵電極設(shè)置在所述第一柵極介電層上方；以及第二柵極介電層和第二柵電極，所述第二柵極介電層設(shè)置在所述第二溝道層上方并且所述第二柵電極設(shè)置在所述第二柵極介電層上方。

第一柵極介電層和第一柵電極，所述第一柵極介電層設(shè)置在所述第一溝道層上方并且所述第一柵電極設(shè)置在所述第一柵極介電層上方；以及第二柵極介電層和第二柵電極，所述第二柵極介電層設(shè)置在所述第二溝道層上方并且所述第二柵電極設(shè)置在所述第二柵極介電層上方，其中，所述第一保護(hù)層或所述第二保護(hù)層的厚度介于2nm至6nm之間。

根據(jù)本發(fā)明的另一方面，用于制造半導(dǎo)體器件的方法包括以下步驟。形成鰭結(jié)構(gòu)，該鰭結(jié)構(gòu)包括下層、設(shè)置在下層上方的中間層和設(shè)置在中間層上方的上層。在鰭結(jié)構(gòu)的至少側(cè)壁上方形成第一保護(hù)層。在鰭結(jié)構(gòu)的至少側(cè)壁上方形成第二保護(hù)層以覆蓋中間層的側(cè)壁。第二保護(hù)層由與第一保護(hù)層的不同的材料制成。去除第二保護(hù)層的上部，從而剩余第二保護(hù)層的下部并且暴露第一保護(hù)層的上部。去除第一保護(hù)層的暴露的上部的部分從而剩余由第二保護(hù)層的剩余的下部覆蓋的第一保護(hù)層的下部。形成隔離絕緣層，從而使得具有第一保護(hù)層和第二保護(hù)層的鰭結(jié)構(gòu)嵌入在隔離絕緣層內(nèi)。

在上述方法中，其中，去除所述第二保護(hù)層的所述上部包括：去除覆蓋在所述第二保護(hù)層上的犧牲層的上部，從而暴露所述第二保護(hù)層的所述上部；以及去除所述第二保護(hù)層的所述上部。

在上述方法中，其中，去除所述第二保護(hù)層的所述上部包括：去除覆蓋在所述第二保護(hù)層上的犧牲層的上部，從而暴露所述第二保護(hù)層的所述上部；以及去除所述第二保護(hù)層的所述上部，所述犧牲層是聚合物基材料層。

在上述方法中，其中，所述第一保護(hù)層的剩余的下部的高度和所述第二保護(hù)層的所述剩余的下部的高度之間的差異介于0.1nm至2nm之間。

在上述方法中，其中，所述第一保護(hù)層的剩余的下部保留在所述鰭結(jié)構(gòu)的所述下層的側(cè)壁、所述中間層的側(cè)壁和所述上層的底部的側(cè)壁上。

上面概述了若干實(shí)施例的特征，使得本領(lǐng)域人員可以更好地理解本發(fā)明的方面。本領(lǐng)域人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或修改用于實(shí)施與本人所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢(shì)的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。