技術(shù)領(lǐng)域

本發(fā)明的實(shí)施例是在半導(dǎo)體器件并且尤其是具有納米線或半導(dǎo)體主體的共襯底半導(dǎo)體器件、以及形成這種共襯底器件的方法的領(lǐng)域中，所述納米線或半導(dǎo)體主體具有不同材料取向或組成。

背景技術(shù)：

在過去幾十年中，集成電路中的特征的縮放已經(jīng)成為不斷壯大的半導(dǎo)體產(chǎn)業(yè)背后的驅(qū)動(dòng)力?？s放到越來越小的特征使能在半導(dǎo)體芯片的有限的不動(dòng)產(chǎn)上增大的功能單元的密度。例如，縮小晶體管尺寸允許芯片上包含的存儲(chǔ)器設(shè)備的數(shù)量增加，實(shí)現(xiàn)具有更大的容量的產(chǎn)品的制造。然而，對(duì)于越來越大容量的驅(qū)動(dòng)并不是沒有問題。對(duì)每個(gè)器件的性能進(jìn)行最優(yōu)化的必要性變得越發(fā)顯著。

隨著微電子器件尺寸縮放超過15納米(nm)節(jié)點(diǎn)，保持遷移率的改善和短溝道控制帶來了在器件制造中的挑戰(zhàn)。用于制造器件的納米線提供改進(jìn)的短溝道控制。例如，硅鍺(Si_xGe_1-x)納米線溝道結(jié)構(gòu)(其中x<0.5)提供在相當(dāng)大的Eg處的遷移率增強(qiáng)，所述Eg適用于許多使用較高電壓操作的常規(guī)產(chǎn)品。此外，硅鍺(Si_xGe_1-x)納米線溝道(其中x>0.5)提供在較低的Eg(適合于例如移動(dòng)/手持領(lǐng)域內(nèi)的低電壓產(chǎn)品)處增強(qiáng)的遷移率。已經(jīng)嘗試了許多不同的技術(shù)來制造并最優(yōu)化基于納米線的器件。然而，在納米線器件方面仍然需要顯著的改進(jìn)。

在集成電路器件的制造中，多柵極晶體管(例如三柵極晶體管)已經(jīng)隨著器件尺寸不斷縮小而變得更普遍。在常規(guī)工藝中，通常在體硅襯底或絕緣體上硅襯底上制造三柵極晶體管。在一些實(shí)例中，由于體硅襯底的較低成本并且因?yàn)樗鼈兪鼓茌^不復(fù)雜的三柵極制造工藝，所以體硅襯底是優(yōu)選的。在其它實(shí)例中，由于三柵極晶體管的改進(jìn)的短溝道特性，絕緣體上硅襯底是優(yōu)選的。

在體硅襯底上，用于三柵極晶體管的制造工藝在將金屬柵極電極的底部與晶體管主體(即，“鰭狀物”)的底部處的源極和漏極延長(zhǎng)尖端對(duì)齊時(shí)通常遇到問題。當(dāng)在體襯底上形成三柵極晶體管時(shí)，為了最優(yōu)的柵極控制并減少短溝道效應(yīng)而需要適當(dāng)?shù)恼{(diào)整。例如，如果源極和漏極延長(zhǎng)尖端比金屬柵極電極深，則可能發(fā)生擊穿現(xiàn)象?；蛘?，如果金屬柵極電極比源極和漏極延長(zhǎng)尖端深，則結(jié)果可能是不期望的柵極電容寄生效應(yīng)。已經(jīng)嘗試了許多不同的技術(shù)來制造并最優(yōu)化三維器件。然而，在三維半導(dǎo)體器件方面仍然需要顯著的改進(jìn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例包括一種具有納米線或半導(dǎo)體主體的共襯底半導(dǎo)體器件和用于形成這種共襯底器件的方法，其中所述納米線或半導(dǎo)體主體具有不同材料取向或組成。

在實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件，第一半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第一納米線。第一納米線由具有第一全局晶體取向的半導(dǎo)體材料組成。半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，第二半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第二納米線。第二納米線由具有第二全局晶體取向的半導(dǎo)體材料組成，第二全局晶體取向不同于第一全局取向。第二納米線通過設(shè)置于第二納米線與結(jié)晶襯底之間的隔離基座與結(jié)晶襯底隔離。

在另一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件，第一半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第一納米線。第一納米線由第一半導(dǎo)體材料組成。半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，第二半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第二納米線。第二納米線由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料組成。第二納米線通過設(shè)置于第二納米線與結(jié)晶襯底之間的隔離基座與結(jié)晶襯底隔離。

在另一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件，第一半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第一半導(dǎo)體主體。第一半導(dǎo)體主體由具有第一全局晶體取向的半導(dǎo)體材料組成。半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，第二半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第二半導(dǎo)體主體。第二半導(dǎo)體主體由具有第二全局晶體取向的半導(dǎo)體材料組成，第二全局晶體取向不同于第一全局取向。第二半導(dǎo)體主體通過設(shè)置于第二半導(dǎo)體主體與結(jié)晶襯底之間的隔離基座與結(jié)晶襯底隔離。

在另一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件，第一半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第一半導(dǎo)體主體。第一半導(dǎo)體主體由第一半導(dǎo)體材料組成。半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，第二半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第二半導(dǎo)體主體。第二半導(dǎo)體主體由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料組成。第二半導(dǎo)體主體通過設(shè)置于第二半導(dǎo)體主體與結(jié)晶襯底之間的隔離基座與結(jié)晶襯底隔離。

附圖說明

圖1A示出了根據(jù)本發(fā)明的實(shí)施例的基于納米線的半導(dǎo)體器件的三維截面視圖。

圖1B根據(jù)本發(fā)明的實(shí)施例，示出了圖1A的基于納米線的半導(dǎo)體器件的如沿著a-a’軸截取的截面視圖。

圖1B’根據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出了圖1A的另一個(gè)基于納米線的半導(dǎo)體器件的如沿著a-a’軸截取的截面視圖。

圖2A-2J根據(jù)本發(fā)明的實(shí)施例，示出了表示制造納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

圖3A-3K根據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出了表示制造另一個(gè)納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

圖4A根據(jù)本發(fā)明的實(shí)施例，示出了基于半導(dǎo)體主體的半導(dǎo)體器件的三維截面視圖。

圖4B根據(jù)本發(fā)明的實(shí)施例，示出了圖4A的基于半導(dǎo)體主體的半導(dǎo)體器件的如沿著a-a’軸截取的截面視圖。

圖4B’根據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出了圖4A的另一個(gè)基于半導(dǎo)體主體的半導(dǎo)體器件的如沿著a-a’軸截取的截面視圖。

圖5A-5I根據(jù)本發(fā)明的實(shí)施例，示出了表示制造基于半導(dǎo)體主體的半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

圖6A-6I根據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出了表示制造另一個(gè)基于半導(dǎo)體主體的半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

圖7根據(jù)本發(fā)明的實(shí)施例，示出了用于形成具有結(jié)晶襯底和一個(gè)或多個(gè)單獨(dú)的結(jié)晶有源層的晶片的示例性工藝流程。

圖8示出了根據(jù)本發(fā)明的一種實(shí)施方式的計(jì)算設(shè)備。

具體實(shí)施方式

描述了一種具有納米線或半導(dǎo)體主體的共襯底半導(dǎo)體器件和用于形成這種共襯底器件的方法，其中所述納米線或半導(dǎo)體主體具有不同材料取向或組成。在下文的描述中，為提供對(duì)本發(fā)明的實(shí)施例的深入理解而闡釋了大量的具體細(xì)節(jié)，例如具體的納米線或半導(dǎo)體主體的集成和材料體制。對(duì)本領(lǐng)域技術(shù)人員來說顯而易見的是，可以在沒有這些具體細(xì)節(jié)的情況下實(shí)踐本發(fā)明的實(shí)施例。在其它實(shí)例中，為了不非必要地使本發(fā)明的實(shí)施例難以理解，沒有詳細(xì)描述公知的特征，例如集成電路設(shè)計(jì)布局。此外，應(yīng)該理解的是，附圖中所示的各種實(shí)施例是說明性的表示，并且不必按比例繪制。

本文中所描述的一個(gè)或多個(gè)實(shí)施例是針對(duì)在同一塊產(chǎn)品晶片上具有不同有源區(qū)(也描述為不同襯底)的晶體管制造。例如，在一個(gè)實(shí)施例中，鰭片下氧化(UFO)工藝用于在同一塊晶片上的不同襯底上集成鰭片或線。本文中所描述的工藝流程可適用于三柵極晶體管或鰭式FET晶體管(例如，用于14納米節(jié)點(diǎn)及超過14納米節(jié)點(diǎn))。實(shí)施例可以包括處理具有通過掩氧(BOX)層隔開的不同襯底的絕緣體上硅(SOI)晶片。利用UFO方法，可以一個(gè)接一個(gè)地實(shí)現(xiàn)在不同襯底上的晶體管的集成。通過減小待機(jī)泄漏可以實(shí)現(xiàn)晶體管性能的改善，該待機(jī)泄漏對(duì)具有非常嚴(yán)格的待機(jī)功率要求的14納米節(jié)點(diǎn)的片上系統(tǒng)(SOC)產(chǎn)品尤其關(guān)鍵。

現(xiàn)今的半導(dǎo)體加工通常要求p-MOS和n-MOS器件采用相同的起始材料和晶體取向來制造。相反地，根據(jù)本發(fā)明的實(shí)施例，可以在同一塊晶片上使用不同溝道材料和/或器件的每個(gè)極性的取向的最適合的晶體管性質(zhì)。此外，在具有埋氧層或隔離基座的鰭片上建立鰭式FET或三柵極器件可以用于將有源鰭片溝道與下層的襯底隔離開。因此，以下描述在同一塊晶片上集成不同的襯底用于鰭狀物和線的加工。例如，在一個(gè)實(shí)施例中，在同一塊晶片上制造用于nMOS的一種類型的襯底(例如，(111)上的(100)硅或Ⅲ-Ⅴ)和用于pMOS的另一種類型的襯底(例如，(110)硅)。

因此，在第一方面，通過本文中描述的方法提供了在公共襯底上的具有納米線晶體取向或材料組成調(diào)整的器件。在示例中，圖1A示出了根據(jù)本發(fā)明的實(shí)施例的基于納米線的半導(dǎo)體器件100和100’的三維截面視圖。圖1B示出了圖1A的基于納米線的半導(dǎo)體器件100的如沿著a-a’軸截取的截面視圖。圖1B’示出了圖1A的基于納米線的半導(dǎo)體器件100’的如沿著a-a’軸截取的截面視圖。

參考圖1A，半導(dǎo)體器件100或100’包括設(shè)置于結(jié)晶襯底102之上的一個(gè)或多個(gè)垂直堆疊的納米線(104組)。本文中的實(shí)施例針對(duì)多線器件和單線器件。作為示例，示出了具有納米線104A、104B和104C的基于三個(gè)納米線的器件100(或100’)。為了描述方便，納米線104A用作在描述聚焦于僅納米線之一上時(shí)的示例。應(yīng)該理解的是，在描述一個(gè)納米線的屬性的時(shí)候，基于多個(gè)納米線的實(shí)施例可針對(duì)納米線中的每一個(gè)具有相同的屬性。

在實(shí)施例中，公共結(jié)晶襯底102具有設(shè)置于其上的器件，所述器件具有不同的全局晶體取向和/或材料組成。例如，半導(dǎo)體器件100和100’可以被包含在同一個(gè)襯底102上。在圖1B和1B’中詳盡闡述了所述器件。應(yīng)該理解的是，本文中的實(shí)施例可以預(yù)想到器件之間的任何不同的全局晶體取向和/或材料組成。

參考圖1B，包括來自圖1A的器件100和100’的半導(dǎo)體結(jié)構(gòu)包括具有多個(gè)納米線(三個(gè)：104A、104B和104C)的第一半導(dǎo)體器件100，所述多個(gè)納米線設(shè)置于襯底102之上，并且在第一垂直平面105中堆疊，具有最上方納米線104C和最下方納米線104A。參考圖1B’，第二半導(dǎo)體器件100’具有一個(gè)或多個(gè)納米線(三個(gè)：104A’、104B’和104C’)，其設(shè)置于襯底102之上并且在第二垂直平面105’中堆疊，具有最上方納米線104C’和最下方納米線104A’。在實(shí)施例中，如所描述的，第一和第二最上方納米線104C和104C’分別設(shè)置于與第一和第二垂直平面105和105’正交的彼此相同的平面中。也就是說，納米線104C和104C’在公共襯底102之上是等間隔的。

如圖1A、1B和1B’所描述的，在實(shí)施例中，納米線的每一個(gè)具有分立的溝道區(qū)106。溝道區(qū)106是分立的，因?yàn)槠湓跊]有任何諸如下層襯底材料或上層溝道制造材料的中間材料的情況下，完全被柵極電極堆疊體108(如下所述)包圍。相應(yīng)地，在具有多個(gè)納米線104的實(shí)施例中，納米線的溝道區(qū)106相對(duì)于彼此也是分立的，如圖1B和1B’中所描繪的那樣。在一個(gè)這種實(shí)施例中，納米線中的每一個(gè)還包括一對(duì)分立的源極區(qū)110和漏極區(qū)112，如圖1A中所示那樣。也就是說，在沒有任何諸如下層襯底材料或上層溝道制造材料的中間材料的情況下，源極區(qū)110/漏極區(qū)112完全被觸點(diǎn)114(如下所述)包圍。相應(yīng)地，在具有多個(gè)納米線104的這種實(shí)施例中，納米線的源極區(qū)110/漏極區(qū)112相對(duì)于彼此也是分立的。然而，在替代的這種實(shí)施例中(未示出)，納米線的堆疊體包括一對(duì)非分立的源極區(qū)和漏極區(qū)。

根據(jù)本發(fā)明的實(shí)施例，納米線104A由具有第一全局晶體取向的半導(dǎo)體材料組成。同時(shí)，納米線104A’由具有第二全局晶體取向的半導(dǎo)體材料組成，其中第二全局晶體取向不同于第一全局取向。在這兩種情況下，分別沿著Z方向(例如，與垂直平面105和105’相同的方向)定義全局取向。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，納米線104A由第一半導(dǎo)體材料組成。同時(shí)，納米線104A’由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料組成。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，納米線104A由第一半導(dǎo)體材料組成，并且具有第一全局晶體取向。同時(shí)，納米線104A’由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料組成，并且具有不同于第一全局取向的第二全局晶體取向。

在實(shí)施例中，半導(dǎo)體器件100’的納米線104’通過設(shè)置于納米線與結(jié)晶襯底之間的隔離基座130’與結(jié)晶襯底102隔離，如圖1B’中所描述的那樣。在實(shí)施例中，半導(dǎo)體器件100的納米線104A通過設(shè)置于納米線104A與結(jié)晶襯底102之間的掩埋介電層130與結(jié)晶襯底102隔離，如圖1B中所描述的那樣。在實(shí)施例中，掩埋介電層130的組成基本上與隔離基座130’的組成相同，例如，二者均由二氧化硅組成。然而，在另一個(gè)實(shí)施例中，掩埋介電層130的組成與隔離基座130’的組成不同，例如，隔離基座130’由二氧化硅組成，而掩埋氧化層130由氮化硅或氮氧化硅組成。如圖1B’中所示，可以包括另外的隔離部分131，并且另外的隔離部分131可以由介電材料(例如，但不限于氮化硅、二氧化硅或氮氧化硅)組成。

中間介電部分130、130’或131可以是用于在公共襯底上提供器件100和100’的制造工藝的人工制品。應(yīng)該理解的是，盡管在部分制造期間可能存在，但是可以在半導(dǎo)體器件完成之前移除中間介電部分130、130’或131中的任意。下面更詳細(xì)地描述這種中間介電部分130、130’或131的形成。

在實(shí)施例中，術(shù)語“隔離基座”用于表達(dá)在給定時(shí)間形成的分立的隔離結(jié)構(gòu)，例如，僅在溝道區(qū)下形成的分立結(jié)構(gòu)，或僅在一對(duì)源極區(qū)和漏極區(qū)下形成的一對(duì)分立結(jié)構(gòu)，或在溝道區(qū)下以及一對(duì)源極區(qū)和漏極區(qū)下形成的分立結(jié)構(gòu)。在另一個(gè)實(shí)施例中，術(shù)語“隔離基座”用于表達(dá)在不同時(shí)間形成的隔離結(jié)構(gòu)的組合，例如在溝道區(qū)下形成的隔離結(jié)構(gòu)與在不同時(shí)間在一對(duì)源極區(qū)和漏極區(qū)下形成的一對(duì)分立結(jié)構(gòu)的組合。

在實(shí)施例中，結(jié)晶襯底102具有與第二全局取向相同的全局取向，例如，與圖1B’的納米線104A’的全局取向相同的曲面取向。在一個(gè)這種實(shí)施例中，結(jié)晶襯底102和納米線104A’的半導(dǎo)體材料均由具有(100)全局取向的Ⅳ族材料組成，而器件100的納米線104A的半導(dǎo)體材料由具有(110)全局取向的Ⅳ族材料組成。Ⅳ族材料可以包括硅、硅鍺或鍺。在另一個(gè)實(shí)施例中，納米線104A’的半導(dǎo)體材料是Ⅳ族材料，并且納米線104A的半導(dǎo)體材料是Ⅳ族材料或Ⅲ-Ⅴ族材料。

在實(shí)施例中(未示出)，包含器件100和100’的半導(dǎo)體結(jié)構(gòu)還包括第三半導(dǎo)體器件，第三半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底102之上的第三納米線。第三納米線由具有第三全局晶體取向的半導(dǎo)體材料組成，其中第三全局晶體取向不同于第一和第二全局取向。第三納米線通過設(shè)置于第三納米線與結(jié)晶襯底102之間的第二隔離基座與結(jié)晶襯底102隔離。

在另一個(gè)實(shí)施例中(未示出)，包含器件100和100’的半導(dǎo)體結(jié)構(gòu)還包括第三半導(dǎo)體器件，第三半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底102之上的第三納米線。第三納米線由不同于第一和第二半導(dǎo)體材料的第三半導(dǎo)體材料組成。第三納米線通過設(shè)置于第三納米線與結(jié)晶襯底102之間的第二隔離基座與結(jié)晶襯底102隔離。以下描述更普遍的實(shí)施例。

襯底102可以由適合于半導(dǎo)體器件制造的材料組成。在一個(gè)實(shí)施例中，襯底102包括下方的體襯底，較低的體襯底由單晶體材料組成，該單晶體材料可以包括但不限于硅、鍺、硅-鍺或Ⅲ-Ⅴ化合物半導(dǎo)體材料。上方的絕緣體層設(shè)置于下方的體襯底上，上方絕緣層可由包括但不限于二氧化硅、氮化硅或氮氧化硅的材料組成。因此，可以由起始半導(dǎo)體上絕緣體的襯底制造結(jié)構(gòu)100，或該結(jié)構(gòu)100可以形成為具有在制造納米線期間的這種絕緣體層，如下文更詳細(xì)地描述的那樣。

替代地，結(jié)構(gòu)100至少在部分上是直接由體襯底形成的，并且將局部氧化用于在上述的上方絕緣體層處形成電絕緣部分。在另一個(gè)替代的實(shí)施例中，結(jié)構(gòu)100直接由體襯底形成，并且將摻雜用于在其上形成電隔離有源區(qū)，例如納米線。在一個(gè)這種實(shí)施例中，第一納米線(即，接近襯底)是omega-FET型結(jié)構(gòu)的形式。

在實(shí)施例中，納米線104可以被按規(guī)定尺寸制作為線或帶，并且可以具有方形的或圓化的拐角。在實(shí)施例中，納米線104由例如但不限于硅、鍺或二者的組合的材料組成。在一個(gè)這種實(shí)施例中，納米線是單晶。例如，對(duì)于硅納米線104，單晶納米線可以基于(100)全局取向，例如，具有z方向中的<100>平面。在實(shí)施例中，從截面視角看，納米線104的尺寸在納米級(jí)上。例如，在特定實(shí)施例中，納米線104的最小尺寸小于大約20nm。在實(shí)施例中，納米線104，尤其在溝道區(qū)106中，由應(yīng)變(strained)材料組成。圖1B和1B’中，溝道區(qū)106的每一個(gè)的寬度和高度被示為大致相同，然而，它們不必相同。例如，在另一個(gè)實(shí)施例(未示出)中，納米線104的寬度基本上大于高度。在特定實(shí)施例中，寬度比高度近似大2-10倍。可以將具有這種幾何形狀的納米線稱為納米帶。在替代的實(shí)施例(也未示出)中，納米帶是垂直取向的。也就是說，納米線104的每一個(gè)具有寬度和高度，所述寬度基本上小于所述高度。

參考圖1A、1B和1B’，在實(shí)施例中，半導(dǎo)體器件100或100’還包括相應(yīng)的柵極電極堆疊體108或108’，柵極電極堆疊體108或108’包圍器件的多個(gè)納米線中的每一個(gè)的一部分。在一個(gè)這種實(shí)施例中，每一個(gè)柵極電極堆疊體108或108’包括柵極介電層和柵極電極層(未示出)。在實(shí)施例中，柵極電極堆疊體108或108’的柵極電極由金屬柵極組成，并且柵極介電層由高K材料組成。例如，在一個(gè)實(shí)施例中，柵極介電層由例如但不限于氧化鉿、氮氧化鉿、硅化鉿、氧化鑭、氧化鋯、硅化鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鉭鈧氧化物、鈮酸鉛鋅鹽、或它們的組合的材料組成。此外，柵極介電層的一部分可以包括原生氧化物的層，原生氧化物的層由納米線104的頂部幾層形成。在實(shí)施例中，柵極介電層由頂部高K部分和由半導(dǎo)體材料的氧化物組成的下部組成。在一個(gè)實(shí)施例中，柵極介電層由氧化鉿的頂部和二氧化硅或氮氧化硅的底部組成。

在一個(gè)實(shí)施例中，柵極電極由金屬層組成，該金屬層例如但不限于金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或?qū)щ娊饘傺趸?。在特定?shí)施例中，柵極電極由在金屬功函數(shù)設(shè)定層上方形成的非功函數(shù)設(shè)定填充材料組成。

再次參考圖1A，在實(shí)施例中，半導(dǎo)體器件100或100’還包括第一和第二觸點(diǎn)114，第一和第二觸點(diǎn)114分別包圍多個(gè)納米線104的每一個(gè)的一部分。在實(shí)施例中，由金屬種類制造觸點(diǎn)114。金屬種類可以是純金屬，例如鎳或鈷，或可以是合金，例如金屬-金屬合金或金屬-半導(dǎo)體合金(例如，諸如硅化物材料)。

在實(shí)施例中，半導(dǎo)體器件100或100’還包括分別設(shè)置于柵極電極堆疊體108與第一和第二觸點(diǎn)114之間的第一和第二間隔體116，如圖1A所描繪的那樣。如上所述，至少在一些實(shí)施例中，使納米線104的溝道區(qū)和源/漏極區(qū)是分立的。然而，不是納米線104的所有的區(qū)都需要做成分立的，或甚至不能夠被做成分立的。例如，納米線104A-104C在間隔體116下方的位置處可以不是分立的。在一個(gè)實(shí)施例中，在納米線104A-104C的堆疊體之間具有中間半導(dǎo)體材料，例如介于硅納米線之間的硅鍺，或反之亦然。因此，在實(shí)施例中，多個(gè)垂直堆疊的納米線在一個(gè)或兩個(gè)間隔體之下的一部分是非分立的。在實(shí)施例中，間隔體116由絕緣的介電材料組成，該絕緣的介電材料例如但不限于二氧化硅、氮氧化硅或氮化硅。

盡管上述的器件100或100’是用于單個(gè)器件，例如，NMOS或PMOS器件，但是還可以形成CMOS架構(gòu)以包括設(shè)置于同一塊襯底上或之上的NMOS和PMOS的基于納米線的溝道器件。在實(shí)施例中，參考圖1B和1B’，第一和第二垂直平面105和105’分別與彼此平行。

作為在公共襯底上形成諸如器件100和100’的器件的方法的示例，圖2A-2J根據(jù)本發(fā)明的實(shí)施例，示出了表示制造納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

參考圖2A，工藝以兩個(gè)有源層(可以被稱為兩個(gè)襯底)開始，即由介電層204隔離開的結(jié)晶襯底202和結(jié)晶有源層206。在實(shí)施例中，襯底202是(100)硅襯底，結(jié)晶有源層是(110)硅層(例如大約10納米厚度)，并且介電層204是薄二氧化硅(SiO₂)埋氧層(BOX層)。應(yīng)該理解的是，可以按需要使用可變的BOX和/或頂部硅層的厚度。此外，可以使用襯底中和頂部硅層中的不同類型的取向。襯底或?qū)涌梢允菓?yīng)變的或非應(yīng)變的。材料可以反而是硅鍺(SiGe)、鍺(Ge)或Ⅲ-Ⅴ或其它材料。襯底和層可以是摻雜的(例如，碳摻雜的硅、或P摻雜的硅、或B摻雜的硅)或可以是非摻雜的。

參考圖2B，在圖2A的結(jié)構(gòu)的一側(cè)上形成掩膜層208。然后對(duì)暴露的部分進(jìn)行蝕刻，將其蝕刻到介電層204下面。然后例如通過沉積介電層并對(duì)其進(jìn)行蝕刻來形成間隔體210，如圖2C中所描繪的那樣。參考圖2D，在襯底202的暴露部分上執(zhí)行種子層212(例如，硅種子層212)的外延生長(zhǎng)。替代地，可以在(100)硅的頂部上形成硅鍺和硅層，接著剝除掩膜層208。

參考圖2E，去除了掩膜層208并且使間隔體210凹進(jìn)。替代地，可以形成較厚的外延層并使其平滑化以暴露有源層206。替代地，可以在SiGe/Si側(cè)壁上重新形成間隔體，并且然后通過掩蔽(100)側(cè)，可以在(110)側(cè)上形成SiGe/Si堆疊體，并且然后使SiGe/Si堆疊體平滑化或去掉掩膜層208。參考圖2F，對(duì)由硅鍺層214和硅層216組成的堆疊體進(jìn)行外延生長(zhǎng)，作為從襯底202的引晶(seeding)。硅鍺層214和硅層216均具有(100)部分和(110)部分，(100)部分和(110)部分在各自的(100)和(110)邊界處具有潛在的缺陷區(qū)?？梢栽陔S后鰭狀物蝕刻期間蝕刻掉缺陷區(qū)。

參考圖2G，通過利用與圖2F有關(guān)的形成的掩膜層218進(jìn)行蝕刻來形成鰭狀物220和222。此外，在鰭狀物220和222的側(cè)壁上形成間隔體224。然后，向下進(jìn)一步蝕刻鰭狀物222以顯露出襯底202，如圖2H所描繪的那樣。參考圖2I，執(zhí)行鰭狀物下氧化(UFO)工藝以形成鰭狀物222下方的隔離基座226?？梢酝ㄟ^沉積和平滑化(例如，通過蝕刻)形成附加介電部分228，并且可以去除間隔體224和掩膜層218，如圖2J所描繪的那樣。

參考圖2I，在實(shí)施例中，對(duì)沿著襯底202頂部的層212的暴露部分進(jìn)行氧化以通過“鰭狀物下氧化”(UFO)來形成隔離基座226。在實(shí)施例中，如果對(duì)相同的或相似的材料進(jìn)行氧化，則可能要求間隔體的使用，并且如果在使用不相似的材料的情況下也甚至可以包含間隔體的使用。在實(shí)施例中，可以將氧化環(huán)境或相鄰的氧化材料用于UFO。然而，在另一個(gè)實(shí)施例中，使用氧氣注入。在一些實(shí)施例中，在UFO之前使材料的一部分凹進(jìn)，這可以減少氧化期間的所謂的鳥喙(birds-beak)形成的程度。因此，可以通過首先凹進(jìn)、或通過氧氣注入、或二者的組合來直接執(zhí)行氧化。

然后可以分別由第一鰭狀物220和第二鰭狀物222形成第一和第二半導(dǎo)體器件。在實(shí)施例中，形成第一半導(dǎo)體器件包括形成多個(gè)具有分立部分的納米線，并且形成第二半導(dǎo)體器件包括形成一個(gè)或多個(gè)同樣具有分立部分的納米線。在不同的加工階段通過在適當(dāng)位置具有柵極預(yù)留位或通過使源極區(qū)和漏極區(qū)被約束，或二者，然后去除硅鍺層，可以使線是分立的。在實(shí)施例中，由(110)硅鰭狀物220形成PMOS器件，而由(100)硅鰭狀物222形成NMOS器件。

作為在公共襯底上形成例如器件100和100’的器件的另一種方法的示例，圖3A-3K根據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出了表示制造另一個(gè)納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

參考圖3A，工藝以三個(gè)有源層(可以被稱為三個(gè)襯底)開始，即結(jié)晶襯底302、第一結(jié)晶有源層306和第二結(jié)晶有源層310，由介電層304或308分隔其中每一個(gè)。在實(shí)施例中，襯底302是(100)硅襯底，第一結(jié)晶有源層是(110)硅層(例如大約10納米厚度)，第二結(jié)晶有源層是(111)硅層(例如大約10納米厚度)，并且介電層304和308是薄二氧化硅(SiO₂)埋氧層(BOX層)。應(yīng)該理解的是，可以根據(jù)需要使用可變的BOX和/或頂部硅層的厚度。此外，可以使用襯底中和頂部硅層中的不同類型的取向。襯底和層可以是應(yīng)變的或非應(yīng)變的。材料可以相反是硅鍺(SiGe)、鍺(Ge)或Ⅲ-Ⅴ或其它材料。襯底和層可以是摻雜(例如，碳摻雜的硅、或P摻雜的硅、或B摻雜的硅)或可以是非摻雜的。

參考圖3B，在圖3A的結(jié)構(gòu)的一側(cè)上形成掩膜層312。然后對(duì)暴露的部分進(jìn)行蝕刻，蝕刻到介電層308下面。然后例如通過沉積介電層并對(duì)其進(jìn)行蝕刻來形成間隔體314。在第一結(jié)晶有源層206的暴露部分上執(zhí)行種子層316(例如，硅種子層316)的外延生長(zhǎng)，如圖3C所描繪的那樣。參考圖3D，形成第二掩膜層318。然后對(duì)暴露的部分進(jìn)行蝕刻，蝕刻到介電層304下。然后例如通過沉積介電層并對(duì)其進(jìn)行蝕刻來形成間隔體320。在襯底302的暴露部分上執(zhí)行種子層322(例如，硅種子層322)的外延生長(zhǎng)，如圖3E所描繪的那樣。

參考圖3F，去除掩膜層312和318，并且使間隔體320和314凹進(jìn)。參考圖3G，對(duì)由硅鍺層324和硅層326組成的堆疊體進(jìn)行外延生長(zhǎng)，作為從襯底302的引晶。硅鍺層324和硅層326均具有(100)部分、(110)部分和(111)部分，(100)部分、(110)部分和(111)部分在各自的(100)和(110)邊界上以及在各自的(110)和(111)邊界上具有潛在的缺陷區(qū)?？梢栽陔S后鰭狀物蝕刻期間蝕刻掉缺陷區(qū)。

參考圖3H，通過利用與圖3G關(guān)聯(lián)形成的掩膜層334進(jìn)行蝕刻來形成鰭狀物328、330和332。此外，在鰭狀物328、330和332的側(cè)壁上形成間隔體336。然后，進(jìn)一步向下蝕刻鰭狀物330和332，以顯露層316和322的各自的部分，如圖3I中所描繪的那樣。參考圖3J，執(zhí)行鰭狀物下氧化(UFO)工藝以形成鰭狀物332下方的隔離基座338和鰭狀物330下方的隔離基座340?？梢酝ㄟ^沉積和平滑化(例如，通過蝕刻)形成附加介電部分342，并且可以去除間隔體336和掩膜層334，如圖3K中所描繪的那樣。然后可以分別由第一鰭狀物328、第二鰭狀物330和第三鰭狀物332形成第一、第二和第三半導(dǎo)體器件。

在另一方面，本文中描述的方法提供在公共襯底上具有半導(dǎo)體主體晶體取向或材料組成調(diào)整的器件。例如，圖4A示出了根據(jù)本發(fā)明的實(shí)施例的基于半導(dǎo)體主體的半導(dǎo)體器件的三維截面視圖。圖4B根據(jù)本發(fā)明的實(shí)施例，示出了圖4A的基于半導(dǎo)體主體的半導(dǎo)體器件的如沿著a-a’軸截取的截面視圖。圖4B’根據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出了圖4A的另一個(gè)基于半導(dǎo)體主體的半導(dǎo)體器件的如沿著a-a’軸截取的截面視圖。

參考圖4A，半導(dǎo)體器件400或400’包括設(shè)置于結(jié)晶襯底402之上的半導(dǎo)體主體404或404’。本文中的實(shí)施例既針對(duì)多個(gè)線的器件也針對(duì)單個(gè)線的器件。在實(shí)施例中，公共結(jié)晶襯底402具有設(shè)置于其上的器件，所述器件具有不同全局晶體取向和/或材料組成。

例如，半導(dǎo)體器件400和400’可以包含在同一襯底402中。在圖4B和4B’中詳盡闡述所述器件。應(yīng)該理解的是，本文中的實(shí)施例可以預(yù)想到器件之間的任何不同的全局晶體取向和/或材料組成。參考圖4B，包含來自圖4A的器件400和400’的半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件400，第一半導(dǎo)體器件400具有設(shè)置于襯底402之上的半導(dǎo)體主體404。參考圖4B’，第二半導(dǎo)體器件400’具有設(shè)置于襯底402之上的半導(dǎo)體主體404’。半導(dǎo)體主體404和404’分別包括源極和漏極部分406和406’，以及溝道部分。

根據(jù)本發(fā)明的實(shí)施例，半導(dǎo)體主體404由具有第一全局晶體取向的半導(dǎo)體材料組成。同時(shí)，半導(dǎo)體主體404’由具有第二全局晶體取向的半導(dǎo)體材料組成，其中第二全局晶體取向不同于第一全局取向。在這兩種情況下，沿著Z方向限定全局取向，如圖4A和4B’中所描繪的那樣。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，半導(dǎo)體主體404由第一半導(dǎo)體材料組成。同時(shí)半導(dǎo)體主體404’由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料組成。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，納米線半導(dǎo)體主體404由第一半導(dǎo)體材料組成，并且具有第一全局晶體取向。同時(shí)，半導(dǎo)體主體404’由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料組成，并且具有不同于第一全局取向的第二全局晶體取向。

在實(shí)施例中，半導(dǎo)體器件400’的半導(dǎo)體主體404’通過設(shè)置于半導(dǎo)體主體404’與結(jié)晶襯底402之間的隔離基座430’與結(jié)晶襯底402隔離，如圖4B’中所描繪的那樣。在實(shí)施例中，半導(dǎo)體器件400的半導(dǎo)體主體404通過設(shè)置于半導(dǎo)體主體404與結(jié)晶襯底402之間的掩埋介電層430與結(jié)晶襯底402隔離，如圖4B中所描繪的那樣。

在實(shí)施例中，掩埋介電層430的組成基本上與隔離基座430’的組成相同，例如，二者均由二氧化硅組成。然而，在另一個(gè)實(shí)施例中，掩埋介電層430的成分與隔離基座430’的成分不同，例如，隔離基座430’由二氧化硅組成，而埋氧層430由氮化硅或氮氧化硅組成?？梢园瑘D4B’中示出的其它隔離部分431，該其它隔離部分431可以由介電材料組成，所述介電材料例如但不限于氮化硅、二氧化硅或氮氧化硅。

中間介電部分430、430’或431可以是用于在公共襯底上提供器件400和400’的制造工藝的人工制品。應(yīng)該理解的是，盡管在部分制造期間可能存在，任何中間介電部分430、430’或431可以在半導(dǎo)體器件完成之前被去掉。在下面更詳細(xì)地描述這種中間介電部分430、430’或431的形成。

在實(shí)施例中，術(shù)語“隔離基座”用于表達(dá)在給定時(shí)間形成的分立的隔離結(jié)構(gòu)，例如，僅在溝道區(qū)之下形成的分立結(jié)構(gòu)，或僅在一對(duì)源極區(qū)和漏極區(qū)之下形成的一對(duì)分立結(jié)構(gòu)，或在溝道區(qū)之下以及一對(duì)源極區(qū)和漏極區(qū)之下形成的分立結(jié)構(gòu)。在另一個(gè)實(shí)施例中，術(shù)語“隔離基座”用于表達(dá)在不同時(shí)間形成的隔離結(jié)構(gòu)的組合，例如，在溝道區(qū)之下形成的分立結(jié)構(gòu)與在不同時(shí)間在一對(duì)源極區(qū)和漏極區(qū)之下形成的一對(duì)分立結(jié)構(gòu)的組合。

在實(shí)施例中，結(jié)晶襯底402具有與第二全局取向相同的全局取向，例如，與圖4B’的半導(dǎo)體主體404’的全局取向相同的全局取向。在一個(gè)這種實(shí)施例中，結(jié)晶襯底402和半導(dǎo)體主體404’的半導(dǎo)體材料由具有(100)全局取向的Ⅳ族材料組成，而器件400的半導(dǎo)體主體404的半導(dǎo)體材料由具有(110)全局取向的Ⅳ族材料組成。Ⅳ族材料可以包括硅、硅鍺、或鍺。在另一個(gè)實(shí)施例中，半導(dǎo)體主體404’的半導(dǎo)體材料是Ⅳ族材料，并且半導(dǎo)體主體404的半導(dǎo)體材料是Ⅳ族材料或Ⅲ-Ⅴ族材料。

在實(shí)施例(未示出)中，包含器件400和400’的半導(dǎo)體結(jié)構(gòu)還包括第三半導(dǎo)體器件，其具有設(shè)置于結(jié)晶襯底402之上的第三半導(dǎo)體主體。第三半導(dǎo)體主體由具有第三全局晶體取向的半導(dǎo)體材料組成，所述第三全局晶體取向不同于第一和第二全局取向。第三半導(dǎo)體主體通過設(shè)置于第三半導(dǎo)體主體與結(jié)晶襯底402之間的第二隔離基座與結(jié)晶襯底402隔離。

在另一個(gè)實(shí)施例(未示出)中，包含器件400和400’的半導(dǎo)體結(jié)構(gòu)還包括第三半導(dǎo)體器件，第三半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底402之上的第三半導(dǎo)體主體。第三半導(dǎo)體主體由不同于第一和第二半導(dǎo)體材料的第三半導(dǎo)體材料組成。第三半導(dǎo)體主體通過設(shè)置于第三半導(dǎo)體主體與結(jié)晶襯底402之間的第二隔離基座與結(jié)晶襯底402隔離。以下描述更普遍的實(shí)施例。

襯底402和半導(dǎo)體主體404或404’(如果最初由襯底402形成)可以由能夠承受制造工藝并且電荷能夠在其中遷移的半導(dǎo)體材料組成。在實(shí)施例中，襯底402由摻雜有電荷載流子的結(jié)晶硅、硅/鍺或鍺層組成，所述電荷載流子例如但不限于磷、砷、硼或它們的組合。在一個(gè)實(shí)施例中，襯底102中的硅原子的濃度大于97％。在另一個(gè)實(shí)施例中，襯底402由在不同的結(jié)晶襯底頂上生長(zhǎng)的外延層組成，例如在硼摻雜的體硅單晶襯底頂上生長(zhǎng)的硅外延層。襯底402還可以包括設(shè)置于體結(jié)晶襯底與外延層之間的絕緣層，以形成例如絕緣體上硅襯底。在實(shí)施例中，絕緣層由例如但不限于二氧化硅、氮化硅、氮氧化硅或高k介電層的材料組成。替代地，襯底402可以由Ⅲ-Ⅴ族材料組成。在實(shí)施例中，襯底402由例如但不限于氮化鎵、磷化鉀、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或它們的組合之類的Ⅲ-Ⅴ族材料組成。在一個(gè)實(shí)施例中，襯底402由結(jié)晶硅組成，并且電荷載流子摻雜雜質(zhì)原子是例如但不限于硼、砷、銦或磷中的一個(gè)。在另一個(gè)實(shí)施例中，襯底402由Ⅲ-Ⅴ族材料組成，并且電荷載流子摻雜雜質(zhì)原子是例如但不限于碳、硅、鍺、氧、硫、硒、銻中的一個(gè)。在另一個(gè)實(shí)施例中，半導(dǎo)體襯底是未摻雜的或僅是少量摻雜的，并且因此半導(dǎo)體主體404或404’未摻雜的或僅是少量摻雜的。

在實(shí)施例中，半導(dǎo)體器件400或400’是非平面器件，例如但不限于鰭式FET或三柵極器件。在這種實(shí)施例中，半導(dǎo)體溝道區(qū)由三維體組成或在三維體中形成。在一個(gè)這種實(shí)施例中，柵極電極堆疊體408或408’至少包圍三維體的頂表面和一對(duì)側(cè)壁，如圖4B和4B’中所描繪的那樣。在另一個(gè)實(shí)施例中，例如在全包圍柵極器件中，至少使溝道區(qū)是分立的三維體。在一個(gè)這種實(shí)施例中，柵極電極堆疊體408或408’完全包圍溝道區(qū)。

在三維體404或404’的情況中，無論是否隔離，可以由體襯底制造三維體404或404’。替代地，可以由起始的絕緣體上半導(dǎo)體襯底制造三維體404或404’。在另一個(gè)實(shí)施例中，直接由體襯底形成三維體404或404’，并且將局部氧化用于形成電絕緣的下層區(qū)域。在另一個(gè)替代的實(shí)施例中，直接由體襯底形成器件400或400’，并且將摻雜用于形成電隔離的有源區(qū)。在一個(gè)這種實(shí)施例中，形成了omega-FET型結(jié)構(gòu)。

如上所述，參考圖4A、4B和4B’，在實(shí)施例中，半導(dǎo)體器件400或400’還包括各自的柵極電極堆疊體408或408’，柵極電極堆疊體408或408’至少部分地包圍器件的半導(dǎo)體主體404或404’的一部分。在一個(gè)這種實(shí)施例中，每個(gè)柵極電極堆疊體408或408’包括柵極介電層和柵極電極層(未示出)。在實(shí)施例中，柵極電極堆疊體408或408’的柵極電極由金屬柵極組成，并且柵極介電層由高K材料組成。例如，在一個(gè)實(shí)施例中，柵極介電層由例如但不限于氧化鉿、氮氧化鉿、硅化鉿、氧化鑭、氧化鋯、硅化鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鉭鈧氧化物、鈮酸鉛鋅鹽、或它們的組合的材料組成。此外，柵極介電層的一部分可以包括原生氧化層，原生氧化層由半導(dǎo)體主體404或404’的上面幾層形成。在實(shí)施例中，柵極介電層由頂部高K部分和由半導(dǎo)體材料的氧化物組成的下部組成。在一個(gè)實(shí)施例中，柵極介電層由氧化鉿的頂部部分和二氧化硅或氮氧化硅的底部部分組成。

在一個(gè)實(shí)施例中，柵極電極由例如但不限于金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或?qū)щ娊饘傺趸镏惖慕饘賹咏M成。在特定實(shí)施例中，柵極電極由在金屬功函數(shù)設(shè)定層上方形成的非功函數(shù)設(shè)定填充材料組成。

在實(shí)施例中，盡管未示出，但是半導(dǎo)體器件400或400’還包括一對(duì)觸點(diǎn)，該一對(duì)觸點(diǎn)至少部分地包圍半導(dǎo)體主體404或404’的各自部分，例如，至少部分地包圍源極和漏極區(qū)406或406’。在實(shí)施例中，由金屬種類制造觸點(diǎn)。金屬種類可以是純金屬，例如鎳或鈷，或可以是合金，例如金屬-金屬合金或金屬-半導(dǎo)體合金(例如，諸如硅化物材料)。在實(shí)施例中，半導(dǎo)體器件400或400’還包括間隔體416(如圖4A中所描繪的)?？梢詫㈤g隔體416設(shè)置于柵極電極堆疊體408或408’與至少部分地包圍源極和漏極區(qū)406或406’的一對(duì)觸點(diǎn)之間。在實(shí)施例中，間隔體416由絕緣的介電材料組成，所述絕緣的介電材料例如但不限于二氧化硅、氮氧化硅或氮化硅。

半導(dǎo)體器件400或400’可以是包含柵極、溝道區(qū)和一對(duì)源極/漏極區(qū)的任何半導(dǎo)體器件。在實(shí)施例中，半導(dǎo)體器件400或400’是例如但不限于MOS-FET、存儲(chǔ)器晶體管或微機(jī)電系統(tǒng)(MEMS)中的一種。在一個(gè)實(shí)施例中，半導(dǎo)體器件400或400’是三維MOS-FET，并且是絕緣器件或是多個(gè)嵌套的器件中的一個(gè)器件。如針對(duì)典型集成電路將要認(rèn)識(shí)的，可以在單個(gè)襯底上制造N溝道和P溝道晶體管以形成CMOS集成電路，在下文中更詳細(xì)描述用于CMOS集成電路的半導(dǎo)體結(jié)構(gòu)。

盡管以上描述的器件400或400’是針對(duì)單個(gè)器件的，例如NMOS或PMOS器件，但是也可以形成CMOS架構(gòu)來包含設(shè)置于同一襯底上或之上的NMOS和PMOS溝道器件。在實(shí)施例中，在公共襯底上形成半導(dǎo)體器件400和400’。在實(shí)施例中，可以通過在體硅襯底上的初始制造和通過選擇性地掩蔽待蝕刻的區(qū)域利用間隔體圖形化技術(shù)來對(duì)鰭狀物進(jìn)行圖形化，來實(shí)現(xiàn)半導(dǎo)體主體的隔離。將鰭狀物的蝕刻執(zhí)行到對(duì)于特定結(jié)構(gòu)的子鰭狀物(subfin)隔離所需要的深度(例如，將高度設(shè)置為活動(dòng)的操作)。

作為在公共襯底上形成諸如器件400和400’的器件的方法的示例，圖5A-5I根據(jù)本發(fā)明的實(shí)施例，示出了表示制造基于半導(dǎo)體主體的半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

參考圖5A，工藝以兩個(gè)有源層(可以被稱為兩個(gè)襯底)，即由介電層504隔開的結(jié)晶襯底502和結(jié)晶有源層506開始。在實(shí)施例中，襯底502是(100)硅襯底，結(jié)晶有源層是(110)硅層(例如大約10納米的厚度)，并且介電層504是薄二氧化硅(SiO₂)埋氧層(BOX層)。應(yīng)該理解的是，可以根據(jù)需要使用可變的BOX和/或頂部硅層厚度。此外，可以使用襯底中和頂部硅層中的不同類型的取向。襯底和層可以是應(yīng)變的或非應(yīng)變的。材料可以相反是硅鍺(SiGe)、鍺(Ge)或Ⅲ-Ⅴ或其它材料。襯底和層可以是摻雜的(例如，碳摻雜的硅、或P摻雜的硅、或B摻雜的硅)或可以是未摻雜的。

再次參考圖5A，在結(jié)構(gòu)的一側(cè)上形成掩膜層508。然后對(duì)暴露的部分進(jìn)行蝕刻，蝕刻到介電層504下面。然后例如通過沉積介電層并對(duì)其進(jìn)行蝕刻來形成間隔體510，如圖5B中所描繪的那樣。參考圖5C，在襯底502的暴露的部分上完成種子層512(例如，硅種子層512)的外延生長(zhǎng)。參考圖5D，去除掩膜層508并且使間隔體510凹進(jìn)。參考圖5E，對(duì)硅層516進(jìn)行外延生長(zhǎng)，作為從襯底502的引晶。硅層516具有(100)部分和(110)部分，(100)部分和(110)部分在(100)和(110)交界處具有潛在的生長(zhǎng)的缺陷區(qū)?？梢栽陔S后鰭狀物蝕刻期間蝕刻掉缺陷區(qū)。

參考圖5F，通過利用與圖5E相關(guān)形成的掩膜層518進(jìn)行蝕刻來形成鰭狀物520和522。此外，在鰭狀物520和522的側(cè)壁上形成間隔體524。然后，進(jìn)一步向下蝕刻鰭狀物522以顯露出襯底502，如圖5G中所描繪的那樣。參考圖5H，執(zhí)行鰭狀物下氧化(UFO)工藝以形成鰭狀物522下的隔離基座526?？梢酝ㄟ^沉積和平滑化(例如，通過蝕刻)形成附加介電部分528，并且可以去除間隔體524和掩膜層518，如圖5I中所描繪的那樣。

然后可以分別由第一鰭狀物520和第二鰭狀物522形成第一和第二半導(dǎo)體器件。在實(shí)施例中，由(110)硅鰭狀物520形成PMOS器件，而由(100)硅鰭狀物522形成NMOS器件。

作為在公共襯底上形成諸如器件400和400’的器件的方法的示例，圖6A-6I根據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出了表示制造另一個(gè)基于半導(dǎo)體主體的半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面視圖。

參考圖6A，工藝以兩個(gè)有源層(可以被稱為兩個(gè)襯底)開始，即以通過介電層604隔開的結(jié)晶襯底602和結(jié)晶Ⅲ-Ⅴ材料層606開始。在實(shí)施例中，襯底602是(100)硅襯底，并且介電層604是薄二氧化硅(SiO₂)埋氧層(BOX層)。應(yīng)該理解的是，可以根據(jù)需要使用可變的BOX和/或頂部Ⅲ-Ⅴ材料層的厚度。此外，可以使用襯底中和頂部Ⅲ-Ⅴ材料層中的不同類型的取向。襯底和層可以是應(yīng)變的或非應(yīng)變的。襯底和層可以是摻雜的或可以是未摻雜的。

再次參考圖6A，在結(jié)構(gòu)的一側(cè)上形成掩膜層608。然后對(duì)暴露的部分進(jìn)行蝕刻，蝕刻到介電層604下面。然后例如通過沉積介電層并對(duì)其進(jìn)行蝕刻來形成間隔體610，如圖6B中所描繪的那樣。參考圖6C，在襯底602的暴露的部分上完成種子層612(例如，硅種子層612)的外延生長(zhǎng)。參考圖6D，去除掩膜層608，并且使間隔體610凹進(jìn)。

參考圖6E，形成掩膜層618。然后，通過利用掩膜層618進(jìn)行蝕刻來形成鰭狀物620和622，如圖6F中所描繪的那樣。此外，在鰭狀物620和622的側(cè)壁上形成間隔體624。然后，進(jìn)一步向下蝕刻鰭狀物622以顯露襯底602，如圖6G中所描繪的那樣。參考圖6H，執(zhí)行鰭狀物下氧化(UFO)工藝以形成鰭狀物622下的隔離基座626。可以通過沉積和平滑化(例如，通過蝕刻)來形成附加介電部分628，并且可以去除間隔體624和掩膜層618，如圖6I中所描繪的那樣。

然后可以分別由第一鰭狀物620和第二鰭狀物622形成第一和第二半導(dǎo)體器件。在實(shí)施例中，由硅鰭狀物622形成PMOS器件，而由Ⅲ-Ⅴ鰭狀物620形成NMOS器件。這樣，在同一晶片上形成了硅和Ⅲ-Ⅴ鰭狀物。在實(shí)施例中，該方法不僅實(shí)現(xiàn)高質(zhì)量的硅形成，還在同一晶片上形成了與體襯底隔離的無缺陷的單晶SiGe、Ge或Ⅲ-Ⅴ。許多實(shí)施例可以具有以上述方式設(shè)置于氧化物晶片上的SiGe、Ge或任何其它襯底材料。

本發(fā)明的一個(gè)或多個(gè)實(shí)施例包括使用鰭狀物下氧化(UFO)工藝方法來隔離有源擴(kuò)散區(qū)。在從體硅襯底進(jìn)行的三柵極或FIN-FET晶體管的常規(guī)加工下，形成的器件可能發(fā)生子鰭狀物泄漏。這種泄漏可能造成難以靶向和控制I_off(關(guān)斷狀態(tài)的源極和漏極泄漏)?？梢酝ㄟ^在鰭狀物的底部上，即有很少的柵極控制或沒有柵極控制的區(qū)域上，引入絕緣層來有效地抑制泄漏。因此，在實(shí)施例中，并且如上所述，絕緣材料的引入可以使能溝道摻雜減少的容易靶向，以實(shí)現(xiàn)少量摻雜或完全未摻雜的溝道器件。在子鰭狀物區(qū)域中包含埋氧層還可以放松沖突的約束，并且同時(shí)使能具有高遷移率、優(yōu)秀的器件靜電場(chǎng)以及襯底結(jié)泄漏的消除的低摻雜鰭狀物。此外，源極區(qū)和漏極區(qū)下的氧化物的出現(xiàn)可以顯著地減少結(jié)泄漏。本文中描述的工藝流程可以用于納米線、三柵極和鰭式FET類型的器件、或這些器件的子集，例如omega柵極、pi柵極或具有全包圍柵極的鰭狀物的晶體管。

本發(fā)明的一個(gè)或多個(gè)實(shí)施例提供“成本高效的”解決方案，以改進(jìn)晶體管的性能并減少待機(jī)功率，例如，用于被待機(jī)模式中的結(jié)泄漏限制的片上系統(tǒng)(SOC)超低功率器件。盡管還可以通過對(duì)子鰭狀物區(qū)域進(jìn)行非常高摻雜來達(dá)到這些益處，但是這種摻雜在不影響溝道摻雜并因此影響遷移率的情況下難以實(shí)現(xiàn)。替代地，可以使用預(yù)制的SOI襯底，但這通常要求較高的制造成本。于是，一個(gè)或多個(gè)實(shí)施例涉及例如納米線鰭式FET或三柵極器件的制造，所述納米線鰭式FET或三柵極器件基于具有隔離基座和/或埋氧層的鰭狀物。在一個(gè)這種實(shí)施例中，隔離基座或埋氧層將有源鰭狀物溝道與下層的襯底隔離。這種方法可能是成本高效的解決方案，因?yàn)槠淇梢砸泽w襯底開始，并且可以利用子鰭狀物區(qū)域中的局部氧化來執(zhí)行有源鰭狀物與襯底的隔離。

圖7根據(jù)本發(fā)明的實(shí)施例，示出了用于形成具有結(jié)晶襯底和一個(gè)或多個(gè)單獨(dú)的結(jié)晶有源層的晶片的示例性工藝流程。參考圖7，工藝流程700基于絕緣體上硅(SOI)方法，并且包括施主晶片流程702、操作晶片流程704和結(jié)合流程706。在一個(gè)實(shí)施例中，形成了具有結(jié)晶襯底和一個(gè)單獨(dú)的結(jié)晶有源層的晶片708(也被稱為雙襯底晶片)。在另一個(gè)實(shí)施例中，形成了具有結(jié)晶襯底和兩個(gè)單獨(dú)的結(jié)晶有源層的晶片710(也被稱為三襯底晶片)。

圖8示出了根據(jù)本發(fā)明的一種實(shí)施方式的計(jì)算設(shè)備800。計(jì)算設(shè)備800容納板802。板802可以包括一些部件，該部件包括但不限于處理器804和至少一個(gè)通信芯片806。處理器804與板802物理地和電氣地耦合。在一些實(shí)施方式中，至少一個(gè)通信芯片806也與板802物理地和電氣地耦合。在其它實(shí)施中，通信芯片806是處理器804的一部分。

取決于其應(yīng)用，計(jì)算設(shè)備800可以包括其它部件，所述其它部件可以或可以不與板802物理地和電氣地耦合。這些其它部件包括，但不限于易失性存儲(chǔ)器(例如，DRAM)、非易失性存儲(chǔ)器(例如，ROM)、閃存存儲(chǔ)器、圖形處理器、數(shù)字信號(hào)處理器、加密處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、羅盤、加速度計(jì)、陀螺儀、揚(yáng)聲器、照相機(jī)、以及大容量存儲(chǔ)設(shè)備(例如硬盤驅(qū)動(dòng)器、光盤(CD)、數(shù)字多功能盤，等等)。

通信芯片806使能用于數(shù)據(jù)來往計(jì)算設(shè)備800的傳輸?shù)臒o線通信。術(shù)語“無線”及其衍生物可以用于描述可以通過使用調(diào)制的電磁輻射經(jīng)由非固體介質(zhì)傳遞數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信信道等等。該術(shù)語并不暗示相關(guān)聯(lián)的設(shè)備不包含任何線，盡管在一些實(shí)施例中它們可能不包含。通信芯片806可以實(shí)施多種無線標(biāo)準(zhǔn)或協(xié)議中的任何一種，所述多種無線標(biāo)準(zhǔn)或協(xié)議包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、長(zhǎng)期演進(jìn)(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍(lán)牙、及它們的衍生物，以及被指定為3G、4G、5G和之外的任何其它無線協(xié)議。計(jì)算設(shè)備800可以包括多個(gè)通信芯片806。例如，第一通信芯片806可以專用于諸如Wi-Fi和藍(lán)牙的較短距的無線通信，并且第二通信芯片806可以專用于諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它的較遠(yuǎn)距的無線通信。

計(jì)算設(shè)備800的處理器804包括封裝在處理器804內(nèi)的集成電路管芯。在本發(fā)明的一些實(shí)施方式中，處理器的集成電路管芯包括一個(gè)或多個(gè)器件，例如根據(jù)本發(fā)明的實(shí)施方式所建造的MOS-FET晶體管。術(shù)語“處理器”可以指代處理來自寄存器和/存儲(chǔ)器的電子數(shù)據(jù)以將該電子數(shù)據(jù)轉(zhuǎn)換成可以在寄存器和/或存儲(chǔ)器中存儲(chǔ)的其它電子數(shù)據(jù)的任何器件或器件的部分。

通信芯片806還包括封裝在通信芯片806內(nèi)的集成電路管芯。根據(jù)本發(fā)明的另一種實(shí)施方式，通信芯片的集成電路管芯包括一個(gè)或多個(gè)器件，例如根據(jù)本發(fā)明的實(shí)施方式所建造的MOS-FET晶體管。

在其它實(shí)施方式中，計(jì)算設(shè)備800內(nèi)容納的另一個(gè)部件可以包含集成電路管芯，該集成電路管芯包括一個(gè)或多個(gè)器件，例如根據(jù)本發(fā)明的實(shí)施方式所建造的MOS-FET晶體管。

在各種實(shí)施方式中，計(jì)算設(shè)備800可以是膝上型電腦、上網(wǎng)本、筆記本、超極本、智能手機(jī)、平板電腦、個(gè)人數(shù)字助理(PDA)、超級(jí)移動(dòng)PC、移動(dòng)電話、臺(tái)式計(jì)算機(jī)、服務(wù)器、打印機(jī)、掃描儀、監(jiān)視器、機(jī)頂盒、娛樂控制單元、數(shù)字相機(jī)、便攜式音樂播放器、或數(shù)字錄像機(jī)。在其它實(shí)施中，計(jì)算設(shè)備800可以是處理數(shù)據(jù)的任何其它電子設(shè)備。

因此，公開了具有納米線或半導(dǎo)體主體的共襯底半導(dǎo)體器件及形成這種共襯底器件的方法，其中所述納米線或半導(dǎo)體主體具有不同材料取向或組成。在實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件，第一半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第一納米線或半導(dǎo)體主體。第一納米線或半導(dǎo)體主體由具有第一全局晶體取向的半導(dǎo)體材料組成。半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，第二半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第二納米線或半導(dǎo)體主體。第二納米線或半導(dǎo)體主體由具有第二全局晶體取向的半導(dǎo)體材料組成，其中第二全局晶體取向不同于第一全局取向。第二納米線或半導(dǎo)體主體通過設(shè)置于第二納米線或半導(dǎo)體主體與結(jié)晶襯底之間的隔離基座與結(jié)晶襯底隔離。在另一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件，第一半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第一納米線或半導(dǎo)體主體。第一納米線或半導(dǎo)體主體由第一半導(dǎo)體材料組成。半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，第二半導(dǎo)體器件具有設(shè)置于結(jié)晶襯底之上的第二納米線或半導(dǎo)體主體。第二納米線或半導(dǎo)體主體由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料組成。第二納米線或半導(dǎo)體主體通過設(shè)置于第二納米線或半導(dǎo)體主體與結(jié)晶襯底之間的隔離基座與結(jié)晶襯底隔離。