本發(fā)明涉及半導體裝置，例如涉及能夠合適地利用于具備絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor：IGBT)的半導體裝置。

背景技術：

作為導通電阻低的IGBT而廣泛使用溝槽柵極型IGBT，開發(fā)了如下IE(Injection Enhancement)型IGBT，該IE型IGBT在單元形成區(qū)域中，交替地配置與發(fā)射極電極連接的有源單元區(qū)域以及包括浮置區(qū)域的無源(inactive)單元區(qū)域，從而能夠利用IE效應。IE效應在IGBT的導通狀態(tài)時使得從發(fā)射極電極側難以排出空穴，從而使在漂移區(qū)域累積的電荷的濃度提高。

在日本特開2012－256839號公報(專利文獻1)中，公開了如下技術：在IE型溝槽柵極IGBT中，在單元形成區(qū)域內(nèi)設置的各線狀單位單元區(qū)域具有線狀有源單元區(qū)域以及設置成從兩側夾著線狀有源單元區(qū)域的線狀無源單元區(qū)域。

在日本特開2013－140885號公報(專利文獻2)中，公開了如下技術：在IE型溝槽柵極IGBT中，在單元形成區(qū)域內(nèi)設置的各線狀單位單元區(qū)域具有第1和第2線狀單位單元區(qū)域，第1線狀單位單元區(qū)域具有線狀有源單元區(qū)域，第2線狀單位單元區(qū)域具有線狀空穴集電極單元區(qū)域。

在日本特開2006－210547號公報(專利文獻3)中，公開了如下技術：在絕緣柵型半導體裝置中，設置有在第1導電類型的第1半導體層上設置的第2導電類型的第2半導體層、在第2半導體層的表面形成有多個的條形的槽以及在槽間的長邊方向上選擇性地形成的多個第1導電類型的第3半導體區(qū)域。

專利文獻1：日本特開2012－256839號公報

專利文獻2：日本特開2013－140885號公報

專利文獻3：日本特開2006－210547號公報

技術實現(xiàn)要素：

例如如在上述專利文獻2中公開的IE型溝槽柵極IGBT那樣，已知作為IE型溝槽柵極IGBT而具備具有GG型(柵極－柵極型)的有源單元區(qū)域和EE型(發(fā)射極－發(fā)射極型)的無源單元區(qū)域(非有源單元區(qū)域)的IGBT的半導體裝置。

通過設置EE型的無源單元區(qū)域，在斷開時容易排出在導通狀態(tài)下累積的載流子。然而，在設置有EE型的無源單元區(qū)域的情況下，與不設置EE型的無源單元區(qū)域的情況相比，更容易抑制IE效應。因此，在具備具有GG型的有源單元區(qū)域和EE型的無源單元區(qū)域的IGBT的半導體裝置中，期望進一步地提高IE效應等作為半導體裝置的性能。

其他課題和新穎的特征根據(jù)本說明書的敘述和附圖將變得明確。

根據(jù)一個實施方式，半導體裝置具有第1溝槽電極、與第1溝槽電極空出間隔地配置的第2溝槽電極、隔著第2溝槽電極而配置于與第1溝槽電極相反的一側的第3溝槽電極以及隔著第3溝槽電極而配置于與第2溝槽電極相反的一側的第4溝槽電極。第1溝槽電極和第2溝槽電極與柵極電極連接，第3溝槽電極和第4溝槽電極與發(fā)射極電極連接。在第1溝槽電極與第2溝槽電極之間的半導體層中，形成多個p⁺型半導體區(qū)域，在第3溝槽電極與第4溝槽電極之間的半導體層中，連續(xù)地形成p⁺型半導體區(qū)域。在第1溝槽電極與第2溝槽電極之間，多個p⁺型半導體區(qū)域在俯視時沿著第1溝槽電極的延伸方向相互空出間隔地配置。

另外，根據(jù)其他實施方式，在半導體裝置的制造方法中，形成第1溝槽電極、與第1溝槽電極空出間隔地配置的第2溝槽電極、隔著第2溝槽電極而配置于與第1溝槽電極相反的一側的第3溝槽電極以及隔著第3溝槽電極而配置于與第2溝槽電極相反的一側的第4溝槽電極。第1溝槽電極和第2溝槽電極與柵極電極連接，第3溝槽電極和第4溝槽電極與發(fā)射極電極連接。接下來，在第1溝槽電極與第2溝槽電極之間的半導體層中，形成多個p⁺型半導體區(qū)域，在第3溝槽電極與第4溝槽電極之間的半導體層中，連續(xù)地形成p⁺型半導體區(qū)域。在第1溝槽電極與第2溝槽電極之間，多個p⁺型半導體區(qū)域在俯視時沿著第1溝槽電極的延伸方向相互空出間隔地配置。

根據(jù)一個實施方式，能夠提高半導體裝置的性能。

附圖說明

圖1是作為實施方式1的半導體裝置的半導體芯片的俯視圖。

圖2是實施方式1的半導體裝置的主要部分俯視圖。

圖3是實施方式1的半導體裝置的主要部分俯視圖。

圖4是實施方式1的半導體裝置的主要部分剖視圖。

圖5是實施方式1的半導體裝置的主要部分剖視圖。

圖6是實施方式1的半導體裝置的主要部分剖視圖。

圖7是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖8是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖9是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖10是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖11是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖12是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖13是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖14是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖15是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖16是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖17是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖18是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖19是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖20是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖21是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖22是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖23是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖24是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。

圖25是比較例的半導體裝置的主要部分俯視圖。

圖26是比較例的半導體裝置的主要部分俯視圖。

圖27是比較例的半導體裝置的主要部分剖視圖。

圖28是示出比較例的半導體裝置中的p溝道型的寄生MOSFET的剖視圖。

圖29是實施方式1的變形例的半導體裝置的主要部分剖視圖。

圖30是示出使用實施方式2的半導體裝置的電子系統(tǒng)的一個例子的電路框圖。

圖31是作為實施方式2的半導體裝置的模塊的等價電路圖。

具體實施方式

在以下的實施方式中，為了方便說明，在需要時，分割成多個部分或者實施方式來說明，但除了在特別明示了的情況下，它們并非相互無關，而是存在一方是另一方的一部分或者全部的變形例、詳細說明、補充說明等的關系。

另外，在以下的實施方式中，在提及要素的數(shù)量等(包括個數(shù)、數(shù)值、量、范圍等)的情況下，除了在特別明示了的情況和從原理上明確被限定于特定的數(shù)量的情況等下，不限于該特定的數(shù)量，也可以在特定的數(shù)量以上或以下。

進而，在以下的實施方式中，其構成要素(也包括要素步驟等)除了在特別明示了的情況和從原理上明確認為是必需的情況等下，不一定是必需的，這自不待言。同樣地，在以下的實施方式中，在提及構成要素等的形狀、位置關系等時，除了在特別明示了的情況和從原理上明確認為并非如此的情況等下，包括實質上與其形狀等近似或者類似的形狀等。這對于上述數(shù)值和范圍也一樣。

以下，根據(jù)附圖詳細說明代表性的實施方式。此外，在用于說明實施方式的所有附圖中，對具有相同功能的部件附加相同的符號，省略其重復的說明。另外，在以下的實施方式中，除了特別需要的時候以外，原則上不重復進行相同或者同樣的部分的說明。

進而，在實施方式中使用的附圖中，即使是剖視圖，為了容易觀察附圖，也有時省略陰影線。另外，即使是俯視圖，為了容易觀察附圖，也有時附加陰影線。

(實施方式1)

以下，參照附圖，詳細說明實施方式1的半導體裝置。本實施方式1的半導體裝置是具備具有GG型(柵極－柵極)的有源單元區(qū)域和EE型(發(fā)射極－發(fā)射極型)的無源單元區(qū)域(非有源單元區(qū)域)的IGBT的半導體裝置。此外，IGBT具有GG型的有源單元區(qū)域意味著在有源單元區(qū)域中相互空出間隔地配置的2個溝槽柵極電極分別與柵極電極電連接。另外，IGBT具有EE型的無源單元區(qū)域意味著在無源單元區(qū)域中相互空出間隔地配置的2個溝槽柵極電極分別與發(fā)射極電極電連接。

<半導體裝置的結構>

首先，說明作為本實施方式1的半導體裝置的半導體芯片的結構。

圖1是作為實施方式1的半導體裝置的半導體芯片的俯視圖。圖2和圖3是實施方式1的半導體裝置的主要部分俯視圖。圖4～圖6是實施方式1的半導體裝置的主要部分剖視圖。圖3放大地示出由圖2中的雙點劃線包圍的區(qū)域AR3。另外，圖4是沿著圖3的A－A線的剖視圖，圖5是沿著圖3的B－B線的剖視圖，圖6是沿著圖3的C－C線的剖視圖。

此外，在圖1中，為了容易理解，示出去除絕緣膜FPF(參照圖4)而透視的狀態(tài)，用雙點劃線表示單元形成區(qū)域AR1、發(fā)射極襯墊EP和柵極襯墊GP的外周。另外，在圖2中，為了容易理解，示出去除在絕緣膜FPF、柵極布線GL、發(fā)射極電極EE、層間絕緣膜IL和p型浮置區(qū)域PF上形成的部分的p型體區(qū)域PB(參照圖4)而透視的狀態(tài)，用雙點劃線表示單元形成區(qū)域AR1和柵極布線GL的外周。

如圖1所示，作為本實施方式1的半導體裝置的半導體芯片CHP具有半導體基板SS。半導體基板SS具有作為一個主面的上表面Sa(參照圖4)和作為另一個主面的與上表面相反的一側的下表面Sb(參照圖4)。另外，半導體基板SS具有作為上表面Sa的一部分區(qū)域的單元形成區(qū)域AR1和作為上表面Sa的其他部分的區(qū)域的柵極布線引出區(qū)域AR2。柵極布線引出區(qū)域AR2相對于單元形成區(qū)域AR1，例如設置于半導體基板SS的外周側。

在單元形成區(qū)域AR1中，設置有發(fā)射極電極EE。發(fā)射極電極EE的中央部成為用于連接接合導線等的發(fā)射極襯墊EP。發(fā)射極襯墊EP包括從形成于以覆蓋發(fā)射極電極EE的方式形成的絕緣膜FPF(參照圖4)的開口部OP1露出的部分的發(fā)射極電極EE。發(fā)射極電極EE包括例如以鋁作為主要的構成要素的金屬膜。

在柵極布線引出區(qū)域AR2中，設置有柵極布線GL和柵極電極GE。柵極布線GL相對于發(fā)射極電極EE，例如設置于半導體基板SS的外周側。柵極布線GL與柵極電極GE連接。柵極電極GE的中央部成為用于連接接合導線等的柵極襯墊GP。柵極襯墊GP包括從形成于以覆蓋柵極電極GE的方式形成的絕緣膜FPF(參照圖4)的開口部OP2露出的部分的柵極電極GE。柵極布線GL和柵極電極GE包括例如以鋁作為主要的構成要素的金屬膜。

如圖1～圖6所示，將在半導體基板SS的上表面內(nèi)相互交叉、優(yōu)選正交的2個方向設為X軸方向和Y軸方向，將與半導體基板SS的上表面垂直的方向、即上下方向設為Z軸方向。此時，在單元形成區(qū)域AR1中，如圖2所示，設置有多個單位單元區(qū)域LC。多個單位單元區(qū)域LC在俯視時，在Y軸方向上分別延伸，并且在X軸方向上周期性地排列。

此外，在本申請說明書中，在俯視時意味著從與半導體基板SS的上表面Sa垂直的方向看去的情況。

各單位單元區(qū)域LC具有作為GG型的有源單元區(qū)域的有源單元區(qū)域LCa、作為EE型的無源單元區(qū)域的無源單元區(qū)域LCe以及3個無源單元區(qū)域LCi。

第1個和第2個無源單元區(qū)域LCi在X軸方向上，隔著有源單元區(qū)域LCa而在兩側配置。無源單元區(qū)域LCe在X軸方向上，隔著第2個無源單元區(qū)域LCi而配置于與有源單元區(qū)域LCa相反的一側。第3個無源單元區(qū)域LCi在X軸方向上，隔著無源單元區(qū)域LCe而配置于與第2個無源單元區(qū)域LCi相反的一側。有源單元區(qū)域LCa、無源單元區(qū)域LCe以及3個無源單元區(qū)域LCi分別在俯視時在Y軸方向上延伸。

優(yōu)選的是，有源單元區(qū)域LCa的寬度Wa比無源單元區(qū)域LCi的寬度Wi窄。另外，無源單元區(qū)域LCe的寬度We比無源單元區(qū)域LCi的寬度Wi窄。

在X軸方向上相鄰的2個單位單元區(qū)域LC共有1個無源單元區(qū)域LCi。因此，單位單元區(qū)域LC具有相對于有源單元區(qū)域LCa而在X軸方向上的負側鄰接地配置的第1個無源單元區(qū)域LCi的正側的一半的部分LCi1。另外，單位單元區(qū)域LC具有在有源單元區(qū)域LCa與無源單元區(qū)域LCe之間配置的第2個無源單元區(qū)域LCi、即部分LCi2。另外，單位單元區(qū)域LC具有相對于無源單元區(qū)域LCe而在X軸方向上的正側鄰接地配置的第3個無源單元區(qū)域LCi的負側的一半的部分LCi3。

有源單元區(qū)域LCa具有配置于有源單元區(qū)域LCa與無源單元區(qū)域LCi的部分LCi1的邊界面的、作為溝槽電極的溝槽柵極電極TG1。另外，有源單元區(qū)域LCa具有配置于有源單元區(qū)域LCa與無源單元區(qū)域LCi的部分LCi2的邊界面的、作為溝槽電極的溝槽柵極電極TG2。溝槽柵極電極TG1和TG2與柵極電極GE電連接。

另一方面，無源單元區(qū)域LCe具有配置于無源單元區(qū)域LCe與無源單元區(qū)域LCi的部分LCi2的邊界面的、作為溝槽電極的溝槽柵極電極TG3。另外，無源單元區(qū)域LCe具有配置于無源單元區(qū)域LCe與無源單元區(qū)域LCi的部分LCi3的邊界面的、作為溝槽電極的溝槽柵極電極TG4。

在有源單元區(qū)域LCa中，在p型體區(qū)域PB的、半導體基板SS的上表面Sa側的部分，形成有多個n⁺型發(fā)射極區(qū)域NE。p型體區(qū)域PB是p型的導電類型的半導體區(qū)域，n⁺型發(fā)射極區(qū)域NE是與p型的導電類型不同的n型的導電類型的半導體區(qū)域。在有源單元區(qū)域LCa中，p型體區(qū)域PB在俯視時沿著Y軸方向連續(xù)地形成。在有源單元區(qū)域LCa中，多個n⁺型發(fā)射極區(qū)域NE沿著Y軸方向相互空出間隔地配置。

此外，在本申請說明書中，半導體的導電類型是p型意味著僅空穴是電荷載體，或者電子和空穴均可以是電荷載體但空穴的濃度比電子的濃度高，空穴是主要的電荷載體。另外，在本申請說明書中，半導體的導電類型是n型意味著僅電子是電荷載體，或者電子和空穴均可以是電荷載體但電子的濃度比空穴的濃度高，電子是主要的電荷載體。

在有源單元區(qū)域LCa中，沿著Y軸方向交替地配置形成有n⁺型發(fā)射極區(qū)域NE的區(qū)域即有源區(qū)段LCaa以及未形成n⁺型發(fā)射極區(qū)域NE的區(qū)域(p型體區(qū)域PB)即無源區(qū)段LCai。

在無源單元區(qū)域LCe中，在p型體區(qū)域PB的、半導體基板SS的上表面Sa側的部分，未形成n⁺型發(fā)射極區(qū)域NE。在無源單元區(qū)域LCe中，p型體區(qū)域PB在俯視時沿著Y軸方向連續(xù)地形成。

在無源單元區(qū)域LCi中，設置有p型浮置區(qū)域PF。p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上，相對于分別形成有溝槽柵極電極TG1、TG2、TG3和TG4的溝槽T1、T2、T3和T4中的任一個的下表面Sb側的端部，都配置于下表面Sb側。此時，在無源單元區(qū)域LCi的X軸方向上的寬度Wi比有源單元區(qū)域LCa的X軸方向上的寬度Wa寬的情況下，也能夠確保耐壓。另外，在無源單元區(qū)域LCi的X軸方向上的寬度Wi比無源單元區(qū)域LCe的X軸方向上的寬度We寬的情況下，也能夠確保耐壓。

此外，在圖2所示的例子中，使有源單元區(qū)域LCa的X軸方向上的寬度Wa比無源單元區(qū)域LCi的X軸方向上的寬度Wi窄，并且使無源單元區(qū)域LCe的X軸方向上的寬度We比無源單元區(qū)域LCi的X軸方向上的寬度Wi窄。此時，能夠進一步提高IGBT的IE效應。

在柵極布線引出區(qū)域AR2中，存在以包圍單元形成區(qū)域AR1的方式設置有例如p型浮置區(qū)域PFp的部分。另外，該p型浮置區(qū)域PFp經(jīng)由在接觸槽CT的底面露出的部分的p⁺型體接觸區(qū)域PBCp，與發(fā)射極電極EE電連接。

另外，在柵極布線引出區(qū)域AR2中配置有柵極布線GL，溝槽柵極電極TG1和TG2從單元形成區(qū)域AR1內(nèi)延伸向該柵極布線GL。并且，在柵極布線引出區(qū)域AR2中，在X軸方向上相互相鄰的溝槽柵極電極TG1和TG2的端部彼此通過溝槽柵極電極TGz來連接。溝槽柵極電極TGz配置于在俯視時配置有柵極布線GL的區(qū)域內(nèi)。并且，溝槽柵極電極TGz經(jīng)由連接電極GTG與柵極布線GL電連接。此外，無源單元區(qū)域LCi的柵極布線引出區(qū)域AR2側的端部通過端部溝槽柵極電極TGp1來劃分。在X軸方向上相互相鄰的溝槽柵極電極TG1與溝槽柵極電極TG2也通過端部溝槽柵極電極TGp1來電連接。

另外，在X軸方向上相互相鄰的溝槽柵極電極TG3和TG4的端部彼此通過端部溝槽柵極電極TGp2來連接。另外，關于溝槽柵極電極TG3和溝槽柵極電極TG4，除端部溝槽柵極電極TGp2之外，還通過形成于與該溝槽柵極電極TG3和TG4同一層、并且例如由多晶硅膜構成的發(fā)射極連接部TGx來電連接。并且，發(fā)射極連接部TGx經(jīng)由形成于發(fā)射極連接部TGx的接觸槽CT，與發(fā)射極電極EE電連接。通過做成這樣的構造，能夠提高溝槽柵極電極TG3和TG4與發(fā)射極電極EE之間的電連接的可靠性。

在本實施方式1中，在有源單元區(qū)域LCa中，設置有多個包括p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP的p⁺型半導體區(qū)域PR。在有源單元區(qū)域LCa中，多個p⁺型半導體區(qū)域PR分別形成于位于溝槽T1與溝槽T2之間的部分的半導體層SLn中，分別與p型體區(qū)域PB接觸。

在有源單元區(qū)域LCa中，多個p⁺型半導體區(qū)域PR在俯視時沿著Y軸方向相互空出間隔地配置。由此，能夠降低半導體芯片CHP的導通電壓，能夠降低將具有電感L的電感器作為負載而連接到IGBT的集電極電極或者發(fā)射極電極時的IGBT的開關(以下，也稱為“L負載開關”)接通時的開關損失。

此外，在本申請說明書中，將IGBT從截止狀態(tài)切換到導通狀態(tài)的開關動作稱為“接通”，將IGBT從導通狀態(tài)切換到截止狀態(tài)的開關動作稱為“斷開”。

另外，在有源單元區(qū)域LCa中，在p型體區(qū)域PB中，形成有多個作為開口部的接觸槽CT。多個接觸槽CT在俯視時沿著Y軸方向相互空出間隔地配置。多個接觸槽CT分別到達配置于有源單元區(qū)域LCa的p⁺型體接觸區(qū)域PBC。

如圖2和圖6所示，在有源單元區(qū)域LCa中，沿著Y軸方向交替地配置形成有p⁺型半導體區(qū)域PR的區(qū)域即有源區(qū)段LCba以及未形成p⁺型半導體區(qū)域PR的區(qū)域即無源區(qū)段LCbi。

優(yōu)選的是，在本實施方式1中，在有源單元區(qū)域LCa中，多個n⁺型發(fā)射極區(qū)域NE中的各n⁺型發(fā)射極區(qū)域NE在Y軸方向上，配置于與多個p⁺型半導體區(qū)域PR中的各p⁺型半導體區(qū)域PR相同的位置。

此外，在本實施方式1中，在無源單元區(qū)域LCe中，設置有包括p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP的p⁺型半導體區(qū)域PR。在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR形成于位于溝槽T3與溝槽T4之間的部分的半導體層SLn中，與p型體區(qū)域PB接觸。

另外，在無源單元區(qū)域LCe中，在p型體區(qū)域PB中，形成有作為開口部的接觸槽CT。接觸槽CT在俯視時沿著Y軸方向連續(xù)地形成。接觸槽CT到達配置于無源單元區(qū)域LCe的p⁺型體接觸區(qū)域PBC。

接下來，說明作為本實施方式1的半導體裝置的半導體芯片中的單位單元區(qū)域LC的結構。具體來說，使用圖4～圖6來說明沿著圖3的A－A線、B－B線和C－C線的剖面構造。

如圖4～圖6所示，半導體基板SS具有作為第1主面的上表面Sa和與上表面Sa相反的一側的作為第2主面的下表面Sb。在半導體基板SS內(nèi)形成有n型的半導體層SLn，在相對于半導體層SLn而位于下表面Sb側的部分的半導體基板SS內(nèi)，形成有半導體層SLp。

在半導體層SLn中的上層部以外的部分，形成有作為n型的半導體區(qū)域的n^－型漂移區(qū)域ND。在半導體層SLn與半導體層SLp之間，形成有作為n型的半導體區(qū)域的n型場中止(field stop)區(qū)域Ns。另外，通過半導體層SLp來形成作為p型的半導體區(qū)域的p⁺型集電極區(qū)域CL。另外，在半導體基板SS的下表面Sb，形成有p⁺型集電極區(qū)域CL、即與半導體層SLp電連接的集電極電極CE。

另一方面，在單元形成區(qū)域AR1中，在半導體基板SS的上表面Sa側、即半導體層SLn的上層部，設置有p型體區(qū)域PB。

在有源單元區(qū)域LCa與無源單元區(qū)域LCi的部分LCi1的邊界部的半導體基板SS的上表面Sa側，形成有作為槽部的溝槽T1。溝槽T1從上表面Sa到達半導體層SLn的中途，并且在俯視時在Y軸方向上延伸。

在溝槽T1的內(nèi)壁，形成有柵極絕緣膜GI。在溝槽T1的內(nèi)部，在柵極絕緣膜GI上，以埋入溝槽T1的方式形成有作為溝槽電極的溝槽柵極電極TG1。溝槽柵極電極TG1與柵極電極GE(參照圖1)電連接。此外，溝槽柵極電極TG1在俯視時沿著Y軸方向連續(xù)地形成。

在有源單元區(qū)域LCa與無源單元區(qū)域LCi的部分LCi2的邊界部的半導體基板SS的上表面Sa側，形成有作為槽部的溝槽T2。溝槽T2從上表面Sa到達半導體層SLn的中途，與溝槽T1空出間隔地配置，并且在俯視時在Y軸方向上延伸。

在溝槽T2的內(nèi)壁，形成有柵極絕緣膜GI。在溝槽T2的內(nèi)部，在柵極絕緣膜GI上，以埋入溝槽T2的方式形成有作為溝槽電極的溝槽柵極電極TG2。溝槽柵極電極TG2與柵極電極GE(參照圖1)電連接。此外，溝槽柵極電極TG2在俯視時沿著Y軸方向連續(xù)地形成。

在無源單元區(qū)域LCe與無源單元區(qū)域LCi的部分LCi2的邊界部的半導體基板SS的上表面Sa側，形成有作為槽部的溝槽T3。溝槽T3從上表面Sa到達半導體層SLn的中途，隔著溝槽T2地配置于與溝槽T1相反的一側，并且在俯視時在Y軸方向上延伸。

在溝槽T3的內(nèi)壁，形成有柵極絕緣膜GI。在溝槽T3的內(nèi)部，在柵極絕緣膜GI上，以埋入溝槽T3的方式形成有作為溝槽電極的溝槽柵極電極TG3。溝槽柵極電極TG3與發(fā)射極電極EE電連接。此外，溝槽柵極電極TG3在俯視時沿著Y軸方向連續(xù)地形成。

在無源單元區(qū)域LCe與無源單元區(qū)域LCi的部分LCi3的邊界部的半導體基板SS的上表面Sa側，形成有作為槽部的溝槽T4。溝槽T4從上表面Sa到達半導體層SLn的中途，隔著溝槽T3地配置于與溝槽T2相反的一側，并且在俯視時，在Y軸方向上延伸。

在溝槽T4的內(nèi)壁，形成有柵極絕緣膜GI。在溝槽T4的內(nèi)部，在柵極絕緣膜GI上，以埋入溝槽T4的方式形成有作為溝槽電極的溝槽柵極電極TG4。溝槽柵極電極TG4與發(fā)射極電極EE電連接。此外，溝槽柵極電極TG4在俯視時沿著Y軸方向連續(xù)地形成。

在有源單元區(qū)域LCa中，p型體區(qū)域PB形成于位于溝槽T1與溝槽T2之間的部分的半導體層SLn，與形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI接觸。另外，在無源單元區(qū)域LCe中，p型體區(qū)域PB形成于位于溝槽T3與溝槽T4之間的部分的半導體層SLn，與形成于溝槽T3的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T4的內(nèi)壁的柵極絕緣膜GI接觸。

在有源單元區(qū)域LCa中，p型體區(qū)域PB形成于位于溝槽T1與溝槽T2之間的部分的半導體層SLn的上層部。另外，在無源單元區(qū)域LCe中，p型體區(qū)域PB形成于位于溝槽T3與溝槽T4之間的部分的半導體層SLn的上層部。

如圖4所示，在沿著圖3的A－A線的剖面，在有源單元區(qū)域LCa中，在半導體基板SS的上表面Sa側形成有作為n⁺型發(fā)射極區(qū)域NE的n⁺型發(fā)射極區(qū)域NE1和NE2，但在無源單元區(qū)域LCe中，在半導體基板SS的上表面Sa側未形成n⁺型發(fā)射極區(qū)域NE。另一方面，如圖5所示，在沿著圖3的B－B線的剖面，在有源單元區(qū)域LCa和無源單元區(qū)域LCe的任一區(qū)域中，在半導體基板SS的上表面Sa側都未形成n⁺型發(fā)射極區(qū)域NE。

在有源單元區(qū)域LCa中，多個n⁺型發(fā)射極區(qū)域NE1在俯視時沿著Y軸方向相互空出間隔地配置，多個n⁺型發(fā)射極區(qū)域NE2在俯視時沿著Y軸方向相互空出間隔地配置。

n⁺型發(fā)射極區(qū)域NE1形成于在溝槽T1與溝槽T2之間的、位于溝槽T1側的部分的半導體層SLn，與p型體區(qū)域PB以及形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI接觸。n⁺型發(fā)射極區(qū)域NE2形成于在溝槽T1與溝槽T2之間的、位于溝槽T2側的部分的半導體層SLn，與p型體區(qū)域PB以及形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI接觸。優(yōu)選的是，n⁺型發(fā)射極區(qū)域NE1和NE2形成于p型體區(qū)域PB上、即相對于p型體區(qū)域PB而位于上表面Sa側的部分的半導體層SLn。另外，優(yōu)選的是，多個n⁺型發(fā)射極區(qū)域NE1中的各n⁺型發(fā)射極區(qū)域NE1在Y軸方向上，配置于與多個p⁺型半導體區(qū)域PR中的各p⁺型半導體區(qū)域PR相同的位置，多個n⁺型發(fā)射極區(qū)域NE2中的各n⁺型發(fā)射極區(qū)域NE2在Y軸方向上，配置于與多個p⁺型半導體區(qū)域PR中的各p⁺型半導體區(qū)域PR相同的位置。

在有源單元區(qū)域LCa中形成的多個n⁺型發(fā)射極區(qū)域NE1和多個n⁺型發(fā)射極區(qū)域NE2與發(fā)射極電極EE電連接。

優(yōu)選的是，在有源單元區(qū)域LCa中，在溝槽T1與溝槽T2之間并且位于p型體區(qū)域PB的下方的部分的半導體層SLn中，形成有作為n型的半導體區(qū)域的n型空穴阻擋區(qū)域NHB。n型空穴阻擋區(qū)域NHB相對于p型體區(qū)域PB而配置于下表面Sb側。形成于有源單元區(qū)域LCa的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度高于相對于該n型空穴阻擋區(qū)域NHB而位于下表面Sb側的部分的半導體層SLn(n^－型漂移區(qū)域ND)中的n型的雜質濃度。另外，形成于有源單元區(qū)域LCa的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于n⁺型發(fā)射極區(qū)域NE中的n型的雜質濃度。即，形成于有源單元區(qū)域LCa的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于n⁺型發(fā)射極區(qū)域NE1和NE2的任一區(qū)域中的n型的雜質濃度。

另外，在無源單元區(qū)域LCe中，在溝槽T3與溝槽T4之間并且位于p型體區(qū)域PB的下方的部分的半導體層SLn中，形成有作為n型的半導體區(qū)域的n型空穴阻擋區(qū)域NHB。n型空穴阻擋區(qū)域NHB相對于p型體區(qū)域PB而配置于下表面Sb側。形成于無源單元區(qū)域LCe的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度高于相對于該n型空穴阻擋區(qū)域NHB位于下表面Sb側的部分的半導體層SLn(n^－型漂移區(qū)域ND)中的n型的雜質濃度。另外，形成于無源單元區(qū)域LCe的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于形成于有源單元區(qū)域LCa的n⁺型發(fā)射極區(qū)域NE中的n型的雜質濃度。即，形成于無源單元區(qū)域LCe的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于形成于有源單元區(qū)域LCa的n⁺型發(fā)射極區(qū)域NE1和NE2的任一區(qū)域中的n型的雜質濃度。

此外，在有源單元區(qū)域LCa中，n型空穴阻擋區(qū)域NHB也可以與p型體區(qū)域PB、形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI接觸。另外，在無源單元區(qū)域LCe中，n型空穴阻擋區(qū)域NHB也可以與p型體區(qū)域PB、形成于溝槽T3的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T4的內(nèi)壁的柵極絕緣膜GI接觸。由此，在n^－型漂移區(qū)域ND內(nèi)累積的空穴在有源單元區(qū)域LCa和無源單元區(qū)域LCe中，不易排出到發(fā)射極電極EE，所以，能夠提高IE效應。

在無源單元區(qū)域LCi中，在半導體基板SS的上表面Sa側，在p型體區(qū)域PB的下方，設置有作為p型的半導體區(qū)域的p型浮置區(qū)域PF。即，在無源單元區(qū)域LCi的部分LCi1中，p型浮置區(qū)域PF形成于隔著溝槽T1而位于與溝槽T2相反的一側的部分的半導體層SLn。另外，在無源單元區(qū)域LCi的部分LCi2中，p型浮置區(qū)域PF形成于位于溝槽T2與溝槽T3之間的部分的半導體層SLn。另外，在無源單元區(qū)域LCi的部分LCi3中，p型浮置區(qū)域PF形成于隔著溝槽T4而位于與溝槽T3相反的一側的部分的半導體層SLn。

將作為集電極·發(fā)射極間電壓的電壓VCE的正向上的飽和電壓稱為電壓VCE(sat)。此時，為了減小電壓VCE(sat)，需要提高IE效應。另一方面，在使用后述的圖30來說明的逆變器中，在由于錯誤動作等而負載短路的情況下，對IGBT施加大的電壓，或者在IGBT中流過大的短路電流，但要求在直至保護電路斷路的期間內(nèi)IGBT不破損。此處，在變成負載短路的狀態(tài)并且在IGBT中流過短路電流時，IGBT不破損而耐受住的時間被稱為負載短路耐量。

為了提高負載短路耐量，需要減小對IGBT施加的能量、即減小在IGBT中流過的飽和電流。為了減小飽和電流，需要減小n⁺型發(fā)射極區(qū)域NE的面積，為了減小n⁺型發(fā)射極區(qū)域NE的面積，考慮2種方法。

第1種方法是在Y軸方向上對n⁺型發(fā)射極區(qū)域NE進行間拔的方法，但電壓VCE(sat)變大。

第2種方法是本實施方式中的方法，是通過設置p型浮置區(qū)域PF而在X軸方向上對n⁺型發(fā)射極區(qū)域NE進行間拔的方法。由此，作為載流子的空穴的排出路徑變窄，IE效應提高。即，p型浮置區(qū)域PF用于通過在X軸方向上對n⁺型發(fā)射極區(qū)域NE進行間拔來提高負載短路耐量。

如上所述，在無源單元區(qū)域LCi的部分LCi1中，p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上，相對于溝槽T1的下表面Sb側的端部而配置于下表面Sb側。另外，在無源單元區(qū)域LCi的部分LCi2中，p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上，相對于溝槽T2的下表面Sb側的端部和溝槽T3的下表面Sb側的端部中的任一方，都配置于下表面Sb側。另外，在無源單元區(qū)域LCi的部分LCi3中，p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上，相對于溝槽T4的下表面Sb側的端部而配置于下表面Sb側。

如上所述，優(yōu)選的是，在部分LCi1中，p型浮置區(qū)域PF與形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI接觸。另外，優(yōu)選的是，在部分LCi2中，p型浮置區(qū)域PF與形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI和形成于溝槽T3的內(nèi)壁的柵極絕緣膜GI均接觸。另外，優(yōu)選的是，在部分LCi3中，p型浮置區(qū)域PF與形成于溝槽T4的內(nèi)壁的柵極絕緣膜GI接觸。

如圖4和圖5所示，分別在有源單元區(qū)域LCa、無源單元區(qū)域LCe以及無源單元區(qū)域LCi的部分LCi1、LCi2和LCi3中，在半導體基板SS的上表面Sa上，形成有例如由氧化硅等構成的層間絕緣膜IL。分別在有源單元區(qū)域LCa、無源單元區(qū)域LCe以及無源單元區(qū)域LCi的部分LCi1、LCi2和LCi3中，以覆蓋p型體區(qū)域PB的方式形成層間絕緣膜IL。此外，也可以在半導體基板SS的上表面Sa與層間絕緣膜IL之間，形成絕緣膜IF。

在本實施方式1中，在有源單元區(qū)域LCa中，在層間絕緣膜IL和半導體層SLn中，形成有分別貫通層間絕緣膜IL而分別到達半導體層SLn的中途的多個作為開口部的接觸槽CT。在有源單元區(qū)域LCa中，多個接觸槽CT在俯視時沿著Y軸方向相互空出間隔地配置。

因此，在有源單元區(qū)域LCa中，如圖4所示，在沿著圖3的A－A線的剖面，形成有接觸槽CT，但如圖5所示，在沿著圖3的B－B線的剖面，未形成接觸槽CT。

另一方面，在無源單元區(qū)域LCe中，在層間絕緣膜IL和半導體層SLn中，形成有分別貫通層間絕緣膜IL而到達半導體層SLn的中途的作為開口部的接觸槽CT。在無源單元區(qū)域LCe中，接觸槽CT在俯視時沿著Y軸方向連續(xù)地形成。

在有源單元區(qū)域LCa中，如圖4所示，在多個接觸槽CT各自的底面露出的部分的p型體區(qū)域PB中，形成有作為p型的半導體區(qū)域的p⁺型體接觸區(qū)域PBC。另外，在p⁺型體接觸區(qū)域PBC的下方，形成有p⁺型防閉鎖區(qū)域PLP。通過p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP來形成p⁺型半導體區(qū)域PR。

即，在有源單元區(qū)域LCa中，p⁺型半導體區(qū)域PR包括p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP。在有源單元區(qū)域LCa中，p⁺型體接觸區(qū)域PBC中的p型的雜質濃度高于p⁺型防閉鎖區(qū)域PLP中的p型的雜質濃度。

另一方面，在無源單元區(qū)域LCe中，在接觸槽CT的底面露出的部分的p型體區(qū)域PB中，形成有作為p型的半導體區(qū)域的p⁺型體接觸區(qū)域PBC。另外，在p⁺型體接觸區(qū)域PBC的下方，形成有p⁺型防閉鎖區(qū)域PLP。通過p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP來形成p⁺型半導體區(qū)域PR。

即，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR包括p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP。在無源單元區(qū)域LCe中，p⁺型體接觸區(qū)域PBC中的p型的雜質濃度高于p⁺型防閉鎖區(qū)域PLP中的p型的雜質濃度。

在有源單元區(qū)域LCa中，在多個接觸槽CT的各接觸槽CT露出的部分的p型體區(qū)域PB分別形成多個p⁺型半導體區(qū)域PR。另外，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR形成于在接觸槽CT露出的部分的p型體區(qū)域PB。

在有源單元區(qū)域LCa中，如圖4所示，多個p⁺型半導體區(qū)域PR形成于位于溝槽T1與溝槽T2之間的部分的半導體層SLn。另外，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR形成于位于溝槽T3與溝槽T4之間的部分的半導體層SLn。

在有源單元區(qū)域LCa中，多個p⁺型半導體區(qū)域PR各自中的p型的雜質濃度高于p型體區(qū)域PB中的p型的雜質濃度，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR中的p型的雜質濃度高于p型體區(qū)域PB中的p型的雜質濃度。另外，在有源單元區(qū)域LCa中，多個p⁺型半導體區(qū)域PR在俯視時沿著Y軸方向相互空出間隔地配置，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR在俯視時沿著Y軸方向連續(xù)地形成。

在有源單元區(qū)域LCa中，形成有分別埋入到多個接觸槽CT的各接觸槽CT的多個連接電極CP。另外，在無源單元區(qū)域LCe中，形成有埋入到接觸槽CT的連接電極CP。

在有源單元區(qū)域LCa中，多個連接電極CP分別與n⁺型發(fā)射極區(qū)域NE和p⁺型半導體區(qū)域PR接觸。因此，在有源單元區(qū)域LCa中，n⁺型發(fā)射極區(qū)域NE和多個p⁺型半導體區(qū)域PR經(jīng)由多個連接電極CP與發(fā)射極電極EE電連接。

在無源單元區(qū)域LCe中，連接電極CP與p⁺型半導體區(qū)域PR接觸。因此，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR經(jīng)由連接電極CP與發(fā)射極電極EE電連接。

在有源單元區(qū)域LCa中，在相互連接的連接電極CP和p⁺型半導體區(qū)域PR的組中，連接電極CP與p⁺型半導體區(qū)域PR中包括的p⁺型體接觸區(qū)域PBC接觸。由此，在有源單元區(qū)域LCa中，能夠降低連接電極CP與p⁺型半導體區(qū)域PR的接觸電阻。

另外，在無源單元區(qū)域LCe中，連接電極CP與p⁺型半導體區(qū)域PR中包括的p⁺型體接觸區(qū)域PBC接觸。由此，在無源單元區(qū)域LCe中，能夠降低連接電極CP與p⁺型半導體區(qū)域PR的接觸電阻。

如圖4和圖5所示，在層間絕緣膜IL上，設置有由例如以鋁作為主要的構成要素的金屬膜構成的發(fā)射極電極EE。發(fā)射極電極EE在有源單元區(qū)域LCa中，經(jīng)由接觸槽CT，與n⁺型發(fā)射極區(qū)域NE和p⁺型體接觸區(qū)域PBC連接。另外，發(fā)射極電極EE在無源單元區(qū)域LCe中，經(jīng)由接觸槽CT，與p⁺型體接觸區(qū)域PBC連接。如圖4和圖5所示的例子中，連接電極CP與發(fā)射極電極EE一體地形成。

在發(fā)射極電極EE上，還形成有例如由聚酰亞胺系的有機絕緣膜等構成的作為鈍化膜的絕緣膜FPF。

在有源單元區(qū)域LCa中，通過集電極電極CE、p⁺型集電極區(qū)域CL、n^－型漂移區(qū)域ND、p型體區(qū)域PB、多個p⁺型半導體區(qū)域PR、n⁺型發(fā)射極區(qū)域NE、溝槽柵極電極TG1和TG2以及形成于溝槽T1和T2各自的內(nèi)壁的柵極絕緣膜GI來形成IGBT。另一方面，在無源單元區(qū)域LCe中，未設置n⁺型發(fā)射極區(qū)域NE，所以未形成IGBT。

此外，在上述專利文獻3中公開的技術中，未形成相當于本實施方式1的半導體裝置中的p型浮置區(qū)域PF的半導體區(qū)域。另外，在上述專利文獻3中公開的技術中，相當于本實施方式1的半導體裝置中的p型體區(qū)域PB的半導體區(qū)域與本實施方式1不同，在槽間的長邊方向上選擇性地形成。

<半導體裝置的制造方法>

接下來，說明實施方式1的半導體裝置的制造方法。圖7～圖24是示出實施方式1的半導體裝置的制造工序的主要部分剖視圖。圖7～圖17、圖19和圖21～圖24與圖4同樣地，是沿著圖3的A－A線的剖視圖，圖18和圖20與圖5同樣地，是沿著圖3的B－B線的剖視圖。

以下，以單元形成區(qū)域AR1(參照圖2)為中心進行說明，但關于柵極布線引出區(qū)域AR2(參照圖2)，根據(jù)需要參照圖2。另外，以下，說明包括有源單元區(qū)域LCa、無源單元區(qū)域LCe和無源單元區(qū)域LCi的單位單元區(qū)域LC。

此外，單位單元區(qū)域LC具有相對于有源單元區(qū)域LCa而鄰接地配置于X軸方向(參照圖4)上的負側的第1個無源單元區(qū)域LCi的正側的一半的部分LCi1。另外，單位單元區(qū)域LC具有配置于有源單元區(qū)域LCa與無源單元區(qū)域LCe之間的第2個無源單元區(qū)域LCi即部分LCi2。另外，單位單元區(qū)域LC具有相對于無源單元區(qū)域LCe鄰接地配置于X軸方向上的正側的第3個無源單元區(qū)域LCi的負側的一半的部分LCi3。

首先，如圖7所示，準備包括被導入了例如磷(P)等n型雜質的單晶硅的半導體基板SS。半導體基板SS具有作為第1主面的上表面Sa和與上表面Sa相反的一側的作為第2主面的下表面Sb。

能夠將半導體基板SS中的n型雜質的雜質濃度設為例如2×10¹⁴cm^－3左右。半導體基板SS在該階段中，是稱為晶片的平面大致圓形形狀的半導體的薄板。能夠將半導體基板SS的厚度設為例如450μm～1000μm左右。

此外，將半導體基板SS中的、相對于形成n型場中止區(qū)域Ns(參照圖4)的半導體層的上表面Sa側的半導體層設為半導體層SLn。半導體層SLn是n型的半導體層。因此，在準備半導體基板SS時，在半導體基板SS內(nèi)，形成有n型的半導體層SLn。

接下來，在半導體基板SS的整個上表面Sa上，通過涂覆等來形成n型空穴阻擋區(qū)域導入用的抗蝕劑膜R1，通過通常的光刻法進行圖案化。將圖案化了的抗蝕劑膜R1作為掩模，例如通過離子注入，將n型雜質導入到半導體基板SS的上表面Sa，形成n型空穴阻擋區(qū)域NHB。作為此時的離子注入條件，能夠例示例如將離子種類設為磷(P)、將劑量設為6×10¹²cm^－2左右、將注入能量設為80KeV左右的離子注入條件來作為適合的條件。其后，通過灰化等，去除不再需要的抗蝕劑膜R1。

接下來，如圖8所示，在半導體基板SS的上表面Sa上，通過涂覆等來形成p型浮置區(qū)域導入用的抗蝕劑膜R2，通過通常的光刻法來進行圖案化。將圖案化了的抗蝕劑膜R2作為掩模，例如通過離子注入，將p型雜質導入到半導體基板SS的上表面Sa，從而形成p型浮置區(qū)域PF。作為此時的離子注入條件，能夠例示例如將離子種類設為硼(B)、將劑量設為3.5×10¹³cm^－2左右、將注入能量設為75KeV左右的離子注入條件來作為適合的條件。其后，通過灰化等，去除不再需要的抗蝕劑膜R2。此外，當在單元形成區(qū)域AR1(參照圖2)中形成p型浮置區(qū)域PF時，例如在柵極布線引出區(qū)域AR2(參照圖2)中，形成p型浮置區(qū)域PFp。

接下來，如圖9所示，在半導體基板SS的上表面Sa上，例如通過CVD(Chemical Vapor Deposition，化學氣相沉積)法等，例如對由氧化硅構成的硬掩模膜HM進行成膜。硬掩模膜HM的厚度是例如450nm左右。

接下來，如圖9所示，在半導體基板SS的上表面Sa上，通過涂覆等來形成硬掩模膜加工用的抗蝕劑膜R3，通過通常的光刻法來進行圖案化。將圖案化了的抗蝕劑膜R3作為掩模，例如通過干法蝕刻，對硬掩模膜HM進行圖案化。

其后，如圖10所示，通過灰化等，去除不再需要的抗蝕劑膜R3。

接下來，如圖11所示，使用圖案化了的硬掩模膜HM，例如通過各向異性干法蝕刻，形成溝槽T1、T2、T3和T4。此時，形成從半導體基板SS的上表面Sa到達半導體層SLn的中途、并且在俯視時在Y軸方向(參照圖4)上延伸的溝槽T1。另外，形成從半導體基板SS的上表面Sa到達半導體層SLn的中途、在俯視時與溝槽T1空出間隔地配置、并且在Y軸方向上延伸的溝槽T2。另外，形成從半導體基板SS的上表面Sa到達半導體層SLn的中途、隔著溝槽T2地配置于與溝槽T1相反的一側、并且在俯視時在Y軸方向上延伸的溝槽T3。另外，形成從半導體基板SS的上表面Sa到達半導體層SLn的中途、隔著溝槽T3地配置于與溝槽T2相反的一側、并且在俯視時在Y軸方向上延伸的溝槽T4。作為該各向異性干法蝕刻的氣體，能夠例示例如Cl₂/O₂系氣體來作為適合的氣體。

其后，如圖12所示，通過例如使用氫氟酸系的蝕刻液等的濕法蝕刻，去除不再需要的硬掩模膜HM。

接下來，如圖13所示，執(zhí)行針對p型浮置區(qū)域PF和n型空穴阻擋區(qū)域NHB的延長擴散(例如1200℃，30分鐘左右)。此時，以使得p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上相對于溝槽T1的下表面Sb側的端部、溝槽T2的下表面Sb側的端部、溝槽T3的下表面Sb側的端部和溝槽T4的下表面Sb側的端部中的任一方都配置于下表面Sb側的方式，進行延長擴散。

由此，在隔著溝槽T1而位于與溝槽T2相反的一側的部分的半導體層SLn中，形成p型浮置區(qū)域PF。另外，在位于溝槽T2與溝槽T3之間的部分的半導體層SLn中，形成p型浮置區(qū)域PF。另外，在隔著溝槽T4而位于與溝槽T3相反的一側的部分的半導體層SLn中，形成p型浮置區(qū)域PF。

優(yōu)選的是，隔著溝槽T1而形成于與溝槽T2相反的一側的p型浮置區(qū)域PF與形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI接觸。另外，形成于溝槽T2與溝槽T3之間的p型浮置區(qū)域PF與形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T3的內(nèi)壁的柵極絕緣膜GI均接觸。另外，隔著溝槽T4而形成于與溝槽T3相反的一側的p型浮置區(qū)域PF與形成于溝槽T4的內(nèi)壁的柵極絕緣膜GI接觸。

隔著溝槽T1而形成于與溝槽T2相反的一側的p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上，相對于溝槽T1的下表面Sb側的端部而配置于下表面Sb側。另外，形成于溝槽T2與溝槽T3之間的p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上，相對于溝槽T2的下表面Sb側的端部和溝槽T3的下表面Sb側的端部的任一方都配置于下表面Sb側。另外，隔著溝槽T4而形成于與溝槽T3相反的一側的p型浮置區(qū)域PF的下表面Sb側的端部在Z軸方向上，相對于溝槽T4的下表面Sb側的端部而配置于下表面Sb側。

另外，在位于溝槽T1與溝槽T2之間的部分的半導體層SLn和位于溝槽T3與溝槽T4之間的部分的半導體層SLn中，形成n型空穴阻擋區(qū)域NHB。優(yōu)選的是，形成于溝槽T1與溝槽T2之間的n型空穴阻擋區(qū)域NHB與形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI接觸。另外，優(yōu)選的是，形成于溝槽T3與溝槽T4之間的n型空穴阻擋區(qū)域NHB與形成于溝槽T3的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T4的內(nèi)壁的柵極絕緣膜GI接觸。

另外，在延長擴散時，n型的半導體基板SS中的、不形成p型浮置區(qū)域PF和n型空穴阻擋區(qū)域NHB的區(qū)域成為n^－型漂移區(qū)域ND。換言之，n型的半導體層SLn中的、未形成p型浮置區(qū)域PF和n型空穴阻擋區(qū)域NHB的區(qū)域成為n^－型漂移區(qū)域ND。此外，在圖13所示的工序中，從半導體層SLn的內(nèi)部到半導體基板SS的下表面Sb地形成n^－型漂移區(qū)域ND。

形成于溝槽T1與溝槽T2之間的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度高于相對于該n型空穴阻擋區(qū)域NHB而位于下表面Sb側的部分的半導體層SLn、即n^－型漂移區(qū)域ND中的n型的雜質濃度。另外，形成于溝槽T1與溝槽T2之間的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于n⁺型發(fā)射極區(qū)域NE(參照后述的圖17)以及n⁺型發(fā)射極區(qū)域NE1和NE2(參照后述的圖21)各自中的n型的雜質濃度。

形成于溝槽T3與溝槽T4之間的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度高于相對于該n型空穴阻擋區(qū)域NHB而位于下表面Sb側的部分的半導體層SLn、即n^－型漂移區(qū)域ND中的n型的雜質濃度。另外，形成于溝槽T3與溝槽T4之間的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于n⁺型發(fā)射極區(qū)域NE(參照后述的圖17)以及n⁺型發(fā)射極區(qū)域NE1和NE2(參照后述的圖21)各自中的n型的雜質濃度。

接下來，如圖13所示，例如通過熱氧化法等，在半導體基板SS的上表面Sa上以及溝槽T1、T2、T3和T4各自的內(nèi)壁，形成例如由氧化硅構成的柵極絕緣膜GI。柵極絕緣膜GI的厚度是例如0.12μm左右。

接下來，如圖14所示，在半導體基板SS的上表面Sa上以及溝槽T1、T2、T3和T4的內(nèi)部，例如通過CVD法等，對包括摻雜了磷(P)的多晶硅(Doped Poly-Silicon)的導電膜CF進行成膜。導電膜CF的厚度是例如0.6μm左右。

接下來，如圖15所示，例如通過干法蝕刻等，對導電膜CF進行回蝕。由此，在溝槽T1的內(nèi)部形成隔著柵極絕緣膜GI而埋入的由導電膜CF構成的溝槽柵極電極TG1，在溝槽T2的內(nèi)部形成隔著柵極絕緣膜GI而埋入的由導電膜CF構成的溝槽柵極電極TG2。另外，在溝槽T3的內(nèi)部形成隔著柵極絕緣膜GI而埋入的由導電膜CF構成的溝槽柵極電極TG3，在溝槽T4的內(nèi)部形成隔著柵極絕緣膜GI而埋入的由導電膜CF構成的溝槽柵極電極TG4。

換言之，在柵極絕緣膜GI上，以埋入溝槽T1的方式形成溝槽柵極電極TG1，在柵極絕緣膜GI上，以埋入溝槽T2的方式形成溝槽柵極電極TG2。另外，在柵極絕緣膜GI上，以埋入溝槽T3的方式形成溝槽柵極電極TG3，在柵極絕緣膜GI上，以埋入溝槽T4的方式形成溝槽柵極電極TG4。作為該蝕刻的氣體，能夠例示例如SF₆氣體等來作為適合的氣體。

接下來，如圖16所示，通過干法蝕刻等，去除溝槽T1、T2、T3和T4的內(nèi)部以外的柵極絕緣膜GI。

接下來，如圖17所示，例如通過熱氧化或者CVD法，在半導體基板SS的上表面Sa上，形成包括后續(xù)的離子注入用的較薄的氧化硅膜(例如與柵極絕緣膜GI相同程度)的絕緣膜IF。接下來，在半導體基板SS的上表面Sa上，通過通常的光刻法，形成p型體區(qū)域導入用的抗蝕劑膜(省略圖示)。將該p型體區(qū)域導入用的抗蝕劑膜作為掩模，例如通過離子注入，將p型雜質導入到整個單元形成區(qū)域AR1(參照圖2)及其他需要的部分，從而形成p型體區(qū)域PB。

具體來說，在位于溝槽T1與溝槽T2之間的部分的半導體層SLn中，形成與形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI接觸的p型體區(qū)域PB。另外，在位于溝槽T3與溝槽T4之間的部分的半導體層SLn中，形成與形成于溝槽T3的內(nèi)壁的柵極絕緣膜GI以及形成于溝槽T4的內(nèi)壁的柵極絕緣膜GI接觸的p型體區(qū)域PB。

作為此時的離子注入條件，能夠例示例如將離子種類設為硼(B)、將劑量設為3×10¹³cm^－2左右、將注入能量設為75KeV左右的離子注入條件來作為適合的條件。其后，通過灰化等，去除不再需要的p型體區(qū)域導入用的抗蝕劑膜。

進一步地，在半導體基板SS的上表面Sa上，通過通常的光刻法，形成n⁺型發(fā)射極區(qū)域導入用的抗蝕劑膜(省略圖示)。將該n⁺型發(fā)射極區(qū)域導入用的抗蝕劑膜作為掩模，例如通過離子注入，將n型雜質導入到有源單元區(qū)域LCa的p型體區(qū)域PB的上層部，從而形成n⁺型發(fā)射極區(qū)域NE。

具體來說，在位于溝槽T1與溝槽T2之間的部分的半導體層SLn中，形成與形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI、形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI和p型體區(qū)域PB接觸的n⁺型發(fā)射極區(qū)域NE。此外，在位于溝槽T3與溝槽T4之間的部分的半導體層SLn中，不形成n⁺型發(fā)射極區(qū)域NE。

作為此時的離子注入條件，能夠例示例如將離子種類設為砷(As)、將劑量設為5×10¹⁵cm^－2左右、將注入能量設為80KeV左右的離子注入條件來作為適合的條件。其后，通過灰化等，去除不再需要的n⁺型發(fā)射極區(qū)域導入用的抗蝕劑膜。

此處，圖17所示的剖面相當于沿著圖3的A－A線的剖面、即圖4所示的剖面。另一方面，在相當于沿著圖3的B－B線的剖面即圖5所示的剖面的剖面，不形成n⁺型發(fā)射極區(qū)域NE，所以如圖18所示。

接下來，如圖19所示，在半導體基板SS的上表面Sa上，例如通過CVD法等，形成例如包括PSG(Phosphsilicate Glass，磷硅酸鹽玻璃)膜的層間絕緣膜IL。層間絕緣膜IL隔著絕緣膜IF，以覆蓋p型體區(qū)域PB的方式形成。層間絕緣膜IL的厚度是例如0.6μm左右。作為該層間絕緣膜IL的材料，除PSG膜之外，還能夠例示BPSG(Borophosphsilicate Glass)膜、NSG(Non-doped Silicate Glass，非摻雜硅酸鹽玻璃)膜、SOG(Spin-On-Glass，旋涂式玻璃)膜或者它們的復合膜等來作為適合的材料。

此處，圖19所示的剖面相當于沿著圖3的A－A線的剖面、即圖4所示的剖面。另一方面，在相當于沿著圖3的B－B線的剖面即圖5所示的剖面的剖面，不形成n⁺型發(fā)射極區(qū)域NE，所以如圖20所示。

接下來，如圖21所示，在層間絕緣膜IL上，通過通常的光刻法，形成接觸槽形成用的抗蝕劑膜(省略圖示)。接下來，例如通過各向異性干法蝕刻等，形成接觸槽CT。作為該各向異性干法蝕刻中使用的氣體，能夠例示例如包括Ar氣體、CHF₃氣體和CF₄氣體的混合氣體等來作為適合的氣體。其后，通過灰化等，去除不再需要的接觸槽形成用的抗蝕劑膜。

接下來，如圖21所示，例如通過各向異性干法蝕刻，使接觸槽CT在半導體基板SS內(nèi)延長。作為該各向異性干法蝕刻的氣體，能夠例示例如Cl₂/O₂氣體來作為適合的氣體。

此處，圖21所示的剖面相當于沿著圖3的A－A線的剖面、即圖4所示的剖面。另一方面，在有源單元區(qū)域LCa中，在相當于沿著圖3的B－B線的剖面即圖5所示的剖面的剖面，不形成接觸槽CT。

通過進行圖21所示的工序，在有源單元區(qū)域LCa中，形成分別貫通層間絕緣膜IL而分別到達p型體區(qū)域PB的中途的深度位置的多個作為開口部的接觸槽CT。在有源單元區(qū)域LCa中，多個接觸槽CT在俯視時沿著Y軸方向(參照圖4)相互空出間隔地配置。此時，在位于溝槽T1與溝槽T2之間的部分的半導體層SLn中，形成與p型體區(qū)域PB和形成于溝槽T1的內(nèi)壁的柵極絕緣膜GI接觸的、作為n⁺型發(fā)射極區(qū)域NE的n⁺型發(fā)射極區(qū)域NE1。另外，在位于溝槽T1與溝槽T2之間的部分的半導體層SLn中，形成與p型體區(qū)域PB和形成于溝槽T2的內(nèi)壁的柵極絕緣膜GI接觸的、作為n⁺型發(fā)射極區(qū)域NE的n⁺型發(fā)射極區(qū)域NE2。

另外，通過進行圖21所示的工序，在無源單元區(qū)域LCe中，形成貫通層間絕緣膜IL而到達p型體區(qū)域PB的中途的深度位置的作為開口部的接觸槽CT。在無源單元區(qū)域LCe中，接觸槽CT在俯視時沿著Y軸方向連續(xù)地形成。

接下來，如圖22所示，例如通過接觸槽CT，將p型雜質進行離子注入，從而形成p⁺型體接觸區(qū)域PBC。此處，作為離子注入條件，能夠例示例如將離子種類設為硼(B)、將劑量設為5×10¹⁵cm^－2左右、將注入能量設為80KeV左右的離子注入條件來作為適合的條件。

同樣地，例如通過接觸槽CT，將p型雜質進行離子注入，從而形成p⁺型防閉鎖區(qū)域PLP。此處，作為離子注入條件，能夠例示例如將離子種類設為硼(B)、將劑量設為5×10¹⁵cm^－2左右、將注入能量設為80KeV左右的離子注入條件來作為適合的條件。p⁺型體接觸區(qū)域PBC中的p型的雜質濃度高于p⁺型防閉鎖區(qū)域PLP中的p型的雜質濃度。另外，通過p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP，形成p⁺型半導體區(qū)域PR。

此處，如圖22所示的剖面相當于沿著圖3的A－A線的剖面、即圖4所示的剖面。另一方面，在有源單元區(qū)域LCa中，在相當于沿著圖3的B－B線的剖面即圖5所示的剖面的剖面，不形成包括p⁺型體接觸區(qū)域PBC和p⁺型防閉鎖區(qū)域PLP的p⁺型半導體區(qū)域PR。

通過進行圖22所示的工序，在有源單元區(qū)域LCa中，在各接觸槽CT露出的部分的p型體區(qū)域PB中，形成多個p⁺型半導體區(qū)域PR。在有源單元區(qū)域LCa中，多個p⁺型半導體區(qū)域PR在俯視時沿著Y軸方向(參照圖4)相互空出間隔地配置。

另外，通過進行圖22所示的工序，在無源單元區(qū)域LCe中，在接觸槽CT露出的部分的p型體區(qū)域PB中，形成p⁺型半導體區(qū)域PR。在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR在俯視時沿著Y軸方向連續(xù)地形成。

即，通過進行圖22所示的工序，在位于溝槽T1與溝槽T2之間的部分的半導體層SLn中，形成分別與p型體區(qū)域PB接觸的多個p⁺型半導體區(qū)域PR。另外，在位于溝槽T3與溝槽T4之間的部分的半導體層SLn中，形成與p型體區(qū)域PB接觸的p⁺型半導體區(qū)域PR。在有源單元區(qū)域LCa中，多個p⁺型半導體區(qū)域PR各自中的p型的雜質濃度高于p型體區(qū)域PB中的p型的雜質濃度。另外，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR中的p型的雜質濃度高于p型體區(qū)域PB中的p型的雜質濃度。

在本實施方式1的半導體裝置的制造工序中，在有源單元區(qū)域LCa中，形成在俯視時沿著Y軸方向(參照圖4)相互空出間隔地配置的多個接觸槽CT。并且，其后將形成有多個接觸槽CT的層間絕緣膜IL作為掩模，能夠形成在俯視時沿著Y軸方向相互空出間隔地配置的多個p⁺型半導體區(qū)域PR。因此，在本實施方式1的半導體裝置的制造工序中，不需要追加準備用于形成多個p⁺型半導體區(qū)域PR的掩模，不需要追加進行用于形成多個p⁺型半導體區(qū)域PR的光刻法。

接下來，如圖23所示，形成發(fā)射極電極EE。具體來說，例如按如下步驟執(zhí)行。首先，例如通過噴鍍法，在半導體基板SS的上表面Sa上，作為阻擋金屬膜而形成TiW膜。TiW膜的厚度是例如0.2μm左右。TiW膜中的鈦的大多部分通過后面的熱處理，移動到硅界面而形成硅化物，對接觸特性的改進有幫助，但這些過程煩雜，所以在附圖中不顯示。

接下來，在氮氣氣氛中執(zhí)行例如600℃左右、10分鐘左右的硅化物退火之后，在整個阻擋金屬膜上，以埋入接觸槽CT的方式，例如通過噴鍍法形成鋁系金屬膜(例如添加幾％的硅，剩余的是鋁)。鋁系金屬膜的厚度是例如5μm左右。

接下來，通過通常的光刻法，形成發(fā)射極電極形成用的抗蝕劑膜(省略圖示)。接下來，例如通過干法蝕刻，對包括鋁系金屬膜和阻擋金屬膜的發(fā)射極電極EE進行圖案化。作為該干法蝕刻的氣體，能夠例示例如Cl₂/BCl₃氣體等來作為適合的氣體。其后，通過灰化等，去除不再需要的發(fā)射極電極形成用的抗蝕劑膜。

此處，圖23所示的剖面相當于沿著圖3的A－A線的剖面、即圖4所示的剖面。另一方面，在沿著圖3的B－B線的剖面，在有源單元區(qū)域LCa中未形成接觸槽CT，所以，如圖5所示的剖面所示。

通過進行圖23所示的工序，在有源單元區(qū)域LCa中，形成分別埋入到多個接觸槽CT的內(nèi)部的多個連接電極CP和形成于層間絕緣膜IL上的發(fā)射極電極EE。在有源單元區(qū)域LCa中，多個連接電極CP在俯視時沿著Y軸方向(參照圖4)相互空出間隔地配置。另外，通過進行圖23所示的工序，在無源單元區(qū)域LCe中，形成埋入到接觸槽CT的內(nèi)部的連接電極CP和形成于層間絕緣膜IL上的發(fā)射極電極EE。在無源單元區(qū)域LCe中，連接電極CP在俯視時沿著Y軸方向連續(xù)地形成。

發(fā)射極電極EE經(jīng)由形成于有源單元區(qū)域LCa的多個連接電極CP而與形成于有源單元區(qū)域LCa的n⁺型發(fā)射極區(qū)域NE1和NE2以及多個p⁺型半導體區(qū)域PR電連接。另外，發(fā)射極電極EE經(jīng)由形成于無源單元區(qū)域LCe的連接電極CP而與形成于無源單元區(qū)域LCe的p⁺型半導體區(qū)域PR電連接。此外，在形成發(fā)射極電極EE時，也可以形成與溝槽柵極電極TG1和TG2電連接的柵極電極GE(參照圖1)。

此外，當在單元形成區(qū)域AR1(參照圖2)中形成發(fā)射極電極EE時，能夠在柵極布線引出區(qū)域AR2(參照圖2)中形成柵極布線GL和柵極電極GE(參照圖1)。

接下來，如圖23所示，在發(fā)射極電極EE上，形成包括例如以聚酰亞胺作為主要成分的有機膜等的作為鈍化膜的絕緣膜FPF。絕緣膜FPF的厚度是例如2.5μm左右。

接下來，通過通常的光刻法，形成開口部形成用的抗蝕劑膜(省略圖示)。接下來，例如通過干法蝕刻，對絕緣膜FPF進行圖案化，形成貫通絕緣膜FPF而到達發(fā)射極電極EE的開口部OP1(參照圖1)，形成由在開口部OP1露出的部分的發(fā)射極電極EE構成的發(fā)射極襯墊EP(參照圖1)。另外，其后，通過灰化等，去除不再需要的開口部形成用的抗蝕劑膜。

此外，當在單元形成區(qū)域AR1(參照圖1)中在發(fā)射極電極EE上形成絕緣膜FPF時，在柵極布線引出區(qū)域AR2(參照圖1)中在柵極電極GE(參照圖1)上形成絕緣膜FPF。另外，當在單元形成區(qū)域AR1(參照圖1)中形成開口部OP1時，在柵極布線引出區(qū)域AR2(參照圖1)中，形成貫通絕緣膜FPF而到達柵極電極GE的開口部OP2(參照圖1)，形成由在開口部OP2露出的部分的柵極電極GE構成的柵極襯墊GP。

接下來，如圖24所示，通過對半導體基板SS的下表面Sb實施背面研磨處理，根據(jù)需要，將例如800μm左右的厚度薄膜化到例如30μm～200μm左右。例如如果耐壓為600V左右，則最終厚度是70μm左右。由此，在該薄膜化了的半導體基板SS中，在相對于半導體層SLn而位于下表面Sb側的部分的半導體基板SS內(nèi)，形成半導體層SLp。另外，根據(jù)需要，還實施用于去除下表面Sb的損傷的化學蝕刻等。

此時，將薄膜化了的半導體基板SS中的、作為相對于形成n型場中止區(qū)域Ns(參照圖4)的半導體層的下表面Sb側的半導體層的、形成p⁺型集電極區(qū)域CL(參照圖4)的半導體層設為半導體層SLp。

接下來，如圖4所示，在半導體基板SS的下表面Sb，例如通過離子注入而導入n型雜質，從而形成n型場中止區(qū)域Ns。此處，作為離子注入條件，能夠例示例如將離子種類設為磷(P)、將劑量設為7×10¹²cm^－2左右、將注入能量設為350KeV左右的離子注入條件來作為適合的條件。其后，根據(jù)需要，為了進行雜質活化，對半導體基板SS的下表面Sb實施激光退火等。

接下來，在半導體基板SS的下表面Sb，例如通過離子注入而導入p型雜質，從而形成p⁺型集電極區(qū)域CL。此處，作為離子注入條件，能夠例示例如將離子種類設為硼(B)、將劑量設為1×10¹³cm^－2左右、將注入能量設為40KeV左右的離子注入條件來作為適合的條件。其后，根據(jù)需要，為了進行雜質活化，對半導體基板SS的下表面Sb實施激光退火等。

即，在形成p⁺型集電極區(qū)域CL的工序中，在相對于半導體層SLn而位于下表面Sb側的部分的半導體基板SS內(nèi)，形成p型的半導體層SLp，通過p型的半導體層SLp來形成p⁺型集電極區(qū)域CL。

接下來，例如通過噴鍍法，在半導體基板SS的下表面Sb，形成與半導體層SLp即p⁺型集電極區(qū)域CL電連接的集電極電極CE。其后，通過切割等，分割成半導體基板SS的芯片區(qū)域，根據(jù)需要，密封成封裝體，從而本實施方式1的半導體裝置完成。

<GG構造、EGE構造和GGEE構造的特征>

接下來，說明GG構造、EGE構造和GGEE構造的特征。

此處，GG構造意味著具有GG型的有源單元區(qū)域的IGBT的構造，GGEE構造意味著具有GG型的有源單元區(qū)域和EE型的無源單元區(qū)域的IGBT的構造。此外，如上所述，在GG型的有源單元區(qū)域中，相互空出間隔地配置的2個溝槽柵極電極分別與柵極電極電連接。另外，在EE型的無源單元區(qū)域中，相互空出間隔地配置的2個溝槽柵極電極分別與發(fā)射極電極電連接。

另一方面，雖然省略圖示，但EGE構造意味著具有EGE型(發(fā)射極－柵極－發(fā)射極型)的有源單元區(qū)域的IGBT的構造。此外，在EGE型的有源單元區(qū)域中，相互空出間隔地排列的3個溝槽柵極電極中的、配置于中央的溝槽柵極電極與柵極電極電連接，配置于兩端的2個溝槽柵極電極分別與發(fā)射極電極電連接。

在GG構造中，不形成使用后述的圖28來說明的p溝道型的寄生MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)，沒有基于寄生MOSFET的載流子即空穴的排出，所以，與EGE構造和GGEE構造相比，IE效應較大。但是，在GG構造中，浮置區(qū)域和與柵極電極電連接的溝槽柵極電極相鄰，所以伴隨著浮置區(qū)域的電位的變動，有可能產(chǎn)生向柵極電極的位移電流，柵極電壓變動。

在EGE構造中，形成p溝道型的寄生MOSFET，通過寄生MOSFET容易排出載流子即空穴，能夠高速地進行斷開的開關動作。另外，在EGE構造中，浮置區(qū)域和與柵極電極連接的溝槽柵極電極通過與發(fā)射極電極連接的溝槽柵極電極而被遮斷，與GG構造相比，不易產(chǎn)生向柵極電極的位移電流。另外，在EGE構造中，通過設置與發(fā)射極電極連接的溝槽柵極電極，能夠降低在柵極電極中蓄積的電荷量Qg，能夠使開關動作高速化。但是，在EGE構造中，通過寄生MOSFET來排出空穴，從而與GG構造相比，IE效應較小。

在GGEE構造中，相比于浮置區(qū)域和與柵極電極連接的溝槽柵極電極通過與發(fā)射極電極連接的溝槽柵極電極而被遮斷的EGE構造，更容易流過向柵極電極的位移電流，穩(wěn)定性比EGE構造低。但是，在GGEE構造中，通過形成p溝道型的寄生MOSFET的EE型的無源單元區(qū)域，容易排出載流子即空穴，在接通的開關動作時，抑制浮置區(qū)域的電位的變動，抑制向柵極電極的位移電流的產(chǎn)生。另外，在GGEE構造中，能夠以使輸入電容Cies變大的方式進行調(diào)整，所以在IGBT的開關速度可以小的情況等下，GGEE構造是有效的。

<比較例的半導體裝置>

接下來，說明比較例的半導體裝置。比較例的半導體裝置也與實施方式1的半導體裝置同樣地，具備具有GG型的有源單元區(qū)域和EE型的無源單元區(qū)域的IGBT。

圖25和圖26是比較例的半導體裝置的主要部分俯視圖。圖27是比較例的半導體裝置的主要部分剖視圖。圖27是沿著圖26的C－C線的剖視圖。此外，沿著圖26的A－A線的剖視圖與圖4所示的剖視圖相同。另外，沿著圖26的B－B線的剖視圖除了未設置n⁺型發(fā)射極區(qū)域NE這一點之外，與圖4所示的剖視圖相同。

在比較例的半導體裝置中，與實施方式1的半導體裝置同樣地，各單位單元區(qū)域LC具有作為GG型的有源單元區(qū)域的有源單元區(qū)域LCa、作為EE型的無源單元區(qū)域的無源單元區(qū)域LCe和3個無源單元區(qū)域LCi。另外，在比較例的半導體裝置中，與實施方式1的半導體裝置同樣地，在有源單元區(qū)域LCa中，形成有多個n⁺型發(fā)射極區(qū)域NE。

另一方面，在比較例中，與實施方式1不同，在有源單元區(qū)域LCa中，p⁺型半導體區(qū)域PR沿著Y軸方向連續(xù)地形成。另外，在有源單元區(qū)域LCa中，在p型體區(qū)域PB中，作為開口部的接觸槽CT沿著Y軸方向連續(xù)地形成。接觸槽CT到達配置于有源單元區(qū)域LCa的p⁺型體接觸區(qū)域PBC。

此外，在比較例中，與實施方式1同樣地，在無源單元區(qū)域LCe中，p⁺型半導體區(qū)域PR沿著Y軸方向連續(xù)地形成。接觸槽CT到達配置于無源單元區(qū)域LCe的p⁺型體接觸區(qū)域PBC。

圖28是示出比較例的半導體裝置中的p溝道型的寄生MOSFET的剖視圖。

如圖28所示，在比較例的半導體裝置中，在EE型的無源單元區(qū)域LCe中，形成有p溝道型的寄生MOSFET2。此外，在作為寄生MOSFET而設置由MOSFET以外的各種MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效應晶體管)構成的寄生MISFET的情況下也相同。

如上所述，在具有GG型的有源單元區(qū)域和EE型的無源單元區(qū)域的GGEE構造中，通過EE型的無源單元區(qū)域，容易排出載流子即空穴，抑制接通的開關動作時的浮置區(qū)域的電位的變動，抑制向柵極電極的位移電流的產(chǎn)生。

即，在比較例的半導體裝置中，在導通狀態(tài)下，在GG型的有源單元區(qū)域LCa中，為了提高IE效應而累積載流子，但為了使得在斷開時容易排出在導通狀態(tài)下累積的載流子，比較例的半導體裝置除GG型的有源單元區(qū)域LCa之外，還具有EE型的無源單元區(qū)域LCe。即，為了使得在斷開時容易排出在導通狀態(tài)下累積的載流子，設置EE型的無源單元區(qū)域LCe。

在L負載開關斷開時，首先，伴隨著斷開，作為集電極·發(fā)射極間電壓的電壓VCE上升。此時，p溝道型的寄生MOSFET2的溝道區(qū)域反轉成p型。然后，p型浮置區(qū)域PF和n^－型漂移區(qū)域ND中累積的作為載流子的空穴經(jīng)由p溝道型的寄生MOSFET2而排出。通過以上的動作，所累積的空穴迅速地排出，所以，比較例的半導體裝置與不設置EE型的無源單元區(qū)域LCe的半導體裝置相比，在斷開時更容易排出在導通狀態(tài)下累積的載流子。

然而，在設置有無源單元區(qū)域LCe的情況下，與未設置無源單元區(qū)域LCe的情況相比，在導通狀態(tài)下，有可能抑制IE效應，導通電壓有可能增加。

另外，在設置有EE型的無源單元區(qū)域LCe的情況下，與未設置EE型的無源單元區(qū)域LCe的情況相比，n^－型漂移區(qū)域ND中累積的空穴在L負載開關接通時，更容易經(jīng)由設置于EE型的無源單元區(qū)域LCe的p溝道型的寄生MOSFET2而排出。因此，在比較例的半導體裝置中，與未設置EE型的無源單元區(qū)域LCe的情況相比，在L負載開關接通時，有可能抑制IE效應，開關損失有可能增加。

如圖26和圖27所示，在比較例的半導體裝置中，在GG型的有源單元區(qū)域LCa中，p⁺型體接觸區(qū)域PBC在俯視時在Y軸方向上連續(xù)地形成，在Y軸方向上配置于任意位置的部分的p⁺型體接觸區(qū)域PBC都與發(fā)射極電極EE接觸。因此，在比較例的半導體裝置中，在Y軸方向上配置于任意位置的部分的p型體區(qū)域PB都經(jīng)由該部分上的p⁺型體接觸區(qū)域PBC而與發(fā)射極電極EE電連接。因此，如圖27的路徑PT101所示，在比較例的半導體裝置中，在GG型的有源單元區(qū)域LCa中，從在Y軸方向上配置于任意位置的部分的n^－型漂移區(qū)域ND都有空穴排出到發(fā)射極電極EE。

在這樣的情況下，與未設置EE型的無源單元區(qū)域LCe的情況相比，在導通狀態(tài)下，也抑制IE效應，導通電壓增加。另外，與未設置EE型的無源單元區(qū)域LCe的情況相比，在L負載開關接通時，抑制IE效應，開關損失增加。

<本實施方式的主要特征和效果>

實施方式1中的EE型的無源單元區(qū)域LCe與比較例中的EE型的無源單元區(qū)域LCe相同，所以，在實施方式1的半導體裝置也設置圖28所示的寄生MOSFET。根據(jù)該觀點，也認為在實施方式1的半導體裝置中，如果與未設置EE型的無源單元區(qū)域LCe的情況相比，則在導通狀態(tài)和L負載開關接通時，也更容易抑制IE效應。

然而，在本實施方式1的半導體裝置中，在GG型的有源單元區(qū)域LCa中，多個p⁺型體接觸區(qū)域PBC在俯視時沿著Y軸方向相互空出間隔地配置。并且，相互空出間隔地配置的多個p⁺型體接觸區(qū)域PBC分別與發(fā)射極電極EE接觸。

因此，在本實施方式1的半導體裝置中，并非在Y軸方向上配置于所有位置的部分的p型體區(qū)域PB都經(jīng)由p⁺型體接觸區(qū)域PBC而與發(fā)射極電極EE電連接。即，在本實施方式1的半導體裝置中，如圖6的路徑PT1所示，在GG型的有源單元區(qū)域LCa中，空穴僅從一部分n^－型漂移區(qū)域ND排出到發(fā)射極電極EE。

因此，在本實施方式1的半導體裝置中，與比較例的半導體裝置相比，能夠防止在導通狀態(tài)下抑制IE效應，并且防止導通電壓增加。另外，在本實施方式1的半導體裝置中，與比較例的半導體裝置相比，在L負載開關接通時，能夠防止抑制IE效應，并且防止開關損失增加。

即，在本實施方式1中，抑制在n^－型漂移區(qū)域ND中累積的空穴從GG型的有源單元區(qū)域LCa排出的排出量。由此，能夠調(diào)整n^－型漂移區(qū)域ND中累積的空穴在L負載開關時經(jīng)由設置于EE型的無源單元區(qū)域LCe的p溝道型的寄生MOSFET2而排出時的排出量。并且，在本實施方式1中，能夠防止作為在設置有EE型的無源單元區(qū)域LCe的情況下的課題的、導通電壓的增加以及L負載開關接通時的開關損失的增加中的任一者。換言之，在本實施方式1中，通過抑制n^－型漂移區(qū)域ND中累積的空穴從GG型的有源單元區(qū)域LCa排出的排出量，從而提高在n^－型漂移區(qū)域ND中累積載流子的IE效應。并且，在本實施方式1中，能夠使得在斷開時也容易排出載流子，同時防止導通電壓的增加以及L負載開關接通時的開關損失的增加中的任一者。

此外，在本實施方式1中，也可以一并地使各半導體區(qū)域中的導電類型變成相反的導電類型(在以下的變形例和實施方式2中也相同)。

<實施方式1的半導體裝置的變形例>

在實施方式1的半導體裝置中，在GG型的有源單元區(qū)域LCa中，在p型體區(qū)域PB的下方，形成有作為n型的半導體區(qū)域的n型空穴阻擋區(qū)域NHB，在EE型的無源單元區(qū)域LCe中，在p型體區(qū)域PB的下方，形成有作為n型的半導體區(qū)域的n型空穴阻擋區(qū)域NHB。

另一方面，形成于EE型的無源單元區(qū)域LCe的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度也可以低于形成于GG型的有源單元區(qū)域LCa的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度。作為實施方式1的半導體裝置的變形例來說明這樣的例子。

圖29是實施方式1的變形例的半導體裝置的主要部分剖視圖。此外，實施方式1的變形例的半導體裝置的主要部分俯視圖與圖3所示的主要部分俯視圖相同，所以，圖29是沿著圖3的A－A線的剖視圖。

在本變形例的半導體裝置中，除了形成于EE型的無源單元區(qū)域LCe的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于形成于GG型的有源單元區(qū)域LCa的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度這一點之外，具有與實施方式1的半導體裝置相同的構造。因此，本變形例的半導體裝置具有與實施方式1的半導體裝置具有的效果相同的效果。

如圖29所示，在本變形例中，也與實施方式1同樣地，分別在有源單元區(qū)域LCa和無源單元區(qū)域LCe中，在p型體區(qū)域PB的下方，形成有作為n型的半導體區(qū)域的n型空穴阻擋區(qū)域NHB。

形成于有源單元區(qū)域LCa的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度高于相對于該n型空穴阻擋區(qū)域NHB而位于下表面Sb側的部分的半導體層SLn(n^－型漂移區(qū)域ND)中的n型的雜質濃度。并且，形成于有源單元區(qū)域LCa的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于n⁺型發(fā)射極區(qū)域NE中的n型的雜質濃度。

另外，形成于無源單元區(qū)域LCe的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度高于相對于該n型空穴阻擋區(qū)域NHB而位于下表面Sb側的部分的半導體層SLn(n^－型漂移區(qū)域ND)中的n型的雜質濃度。并且，形成于無源單元區(qū)域LCe的n型空穴阻擋區(qū)域NHB中的n型的雜質濃度低于形成于有源單元區(qū)域LCa的n⁺型發(fā)射極區(qū)域NE中的n型的雜質濃度。

另一方面，在本變形例中，與實施方式1不同，形成于無源單元區(qū)域LCe的作為n型空穴阻擋區(qū)域NHB的n型空穴阻擋區(qū)域NHB2中的n型的雜質濃度低于形成于有源單元區(qū)域LCa的作為n型空穴阻擋區(qū)域NHB的n型空穴阻擋區(qū)域NHB1中的n型的雜質濃度。

在本變形例中，為了提高在n^－型漂移區(qū)域ND等中累積的作為載流子的空穴經(jīng)由p溝道型的寄生MOSFET2(參照圖28)而排出的排出效果，使n型空穴阻擋區(qū)域NHB2中的n型的雜質濃度低于n型空穴阻擋區(qū)域NHB1中的n型的雜質濃度。由此，能夠減小形成于無源單元區(qū)域LCe的p溝道型的寄生MOSFET2的閾值電壓Vth的絕對值。因此，p溝道型的寄生MOSFET2容易變成導通狀態(tài)，能夠提高在n^－型漂移區(qū)域ND等中累積的空穴經(jīng)由p溝道型的寄生MOSFET2而排出的排出效果。

因此，在L負載開關斷開時，在EE型的無源單元區(qū)域LCe中作為載流子的空穴被排出的排出量多于在GG型有源單元區(qū)域LCa中作為載流子的空穴被排出的排出量。另外，在本變形例中，在無源單元區(qū)域LCe中，未形成n⁺型發(fā)射極區(qū)域NE，未形成由npn雙極型晶體管構成的寄生雙極型晶體管。因此，在本變形例的半導體裝置中，在無源單元區(qū)域LCe中，不易發(fā)生閉鎖，所以與實施方式1的半導體裝置相比，能夠提高RBSOA(Reverse Bias Safe Operating Area，反向偏置安全操作區(qū)域)耐量等破損耐量。

此外，在EE型的無源單元區(qū)域LCe中，也可以不形成n型空穴阻擋區(qū)域NHB。此時，在溝槽T3與溝槽T4之間并且位于p型體區(qū)域PB的下方的部分的半導體層SLn中，不形成n型空穴阻擋區(qū)域NHB而形成有n^－型漂移區(qū)域ND。在這樣的情況下，當在GG型的有源單元區(qū)域LCa中形成有n型空穴阻擋區(qū)域NHB的情況下，也具有與使用圖29來說明了的例子相同的效果。

另外，本變形例的半導體裝置的制造方法除了使n型空穴阻擋區(qū)域NHB2中的n型的雜質濃度低于n型空穴阻擋區(qū)域NHB1中的n型的雜質濃度、或者在無源單元區(qū)域LCe中不形成n型空穴阻擋區(qū)域之外，能夠與實施方式1的半導體裝置的制造方法相同。

(實施方式2)

在實施方式2中，說明具有多個具備具有GG型的有源單元區(qū)域和EE型的無源單元區(qū)域的IGBT的半導體芯片、并且將該多個半導體芯片相互并聯(lián)連接而得到的模塊的例子。

圖30是示出使用實施方式2的半導體裝置的電子系統(tǒng)的一個例子的電路框圖。圖31是示出作為實施方式2的半導體裝置的模塊的等價電路圖。在圖31中，示出圖30所示的逆變器INV中包括的6個IGBT模塊10中的、與U相PH1對應的2個IGBT模塊10。

如圖30所示，使用本實施方式2的半導體裝置的電子系統(tǒng)具有馬達MOT等負載、逆變器INV、控制電路CTC1和控制電路CTC2。這樣的電子系統(tǒng)是例如太陽能發(fā)電系統(tǒng)或者風力發(fā)電系統(tǒng)。作為馬達MOT，在這里使用3相馬達。3相馬達構成為通過相位不同的3相的電壓來驅動?？刂齐娐稢TC1包括多個功率模塊PM1和PM2。

在圖30所示的電子系統(tǒng)中，例如太陽能發(fā)電系統(tǒng)或者風力發(fā)電系統(tǒng)中的發(fā)電模塊(省略圖示)的輸出與逆變器INV的輸入端子TM1和TM2連接，將該發(fā)電模塊的直流電壓即直流電力供給到逆變器INV。

控制電路CTC1通過例如ECU(Electronic Control Unit：電子控制構件)構成，內(nèi)置MCU(Micro Controller Unit)那樣的控制用的半導體芯片?？刂齐娐稢TC1包括多個功率模塊PM1和PM2。功率模塊PM1和PM2也通過例如ECU來構成，內(nèi)置MCU那樣的控制用的半導體芯片。

控制電路CTC1中包括的多個功率模塊PM1和PM2與控制電路CTC2連接。逆變器INV通過該控制電路CTC2來控制。雖然省略圖示，但控制電路CTC2包括例如柵極驅動器和光耦合器。控制電路CTC2中包括的柵極驅動器(省略圖示)與逆變器INV連接。此時，控制電路CTC2中包括的柵極驅動器(省略圖示)與逆變器INV中具備的IGBT的柵極電極連接。

對逆變器INV連接馬達MOT，通過逆變器INV將例如從太陽能發(fā)電系統(tǒng)或者風力發(fā)電系統(tǒng)中的發(fā)電模塊(省略圖示)供給到逆變器INV的直流電壓、即直流電力變換成交流電壓、即交流電力，并供給到馬達MOT。馬達MOT通過從逆變器INV供給的交流電壓即交流電力來驅動。

在圖30所示的例子中，馬達MOT是由U相PH1、V相PH2和W相PH3構成的3相馬達。因此，逆變器INV也對應于由U相PH1、V相PH2和W相PH3構成的3相。與這樣的3相對應的逆變器INV具有共計6組IGBT模塊10與二極管模塊11的組。

本實施方式2的半導體裝置相當于IGBT模塊10。另外，IGBT模塊10包括多個IGBT芯片12，但該IGBT芯片12相當于半導體芯片CHP(參照圖1)。

此外，在馬達MOT是2相馬達的情況下，具有共計4組逆變器INVIGBT模塊10與二極管模塊11的組。

將逆變器INV中的、比馬達MOT的輸入電位更靠電源電位VCC的一側稱為高側。另外，將逆變器INV中的、比馬達MOT的輸入電位更靠接地電位GND的一側稱為低側。在圖30所示的例子中，作為高側的IGBT模塊10，使用3個IGBT模塊10，作為低側的IGBT模塊，使用3個IGBT模塊10。另外，作為高側的二極管模塊11，使用3個二極管模塊11，作為低側的二極管模塊11，使用3個二極管模塊11。

圖30的區(qū)域AR4所示的、例如對應于U相的2個IGBT模塊10中的高側的IGBT模塊10H如圖31所示，具備多個、例如6個由半導體芯片CHP構成的IGBT芯片12。另外，例如對應于U相的2個IGBT模塊10中的低側的IGBT模塊10L具備多個、例如6個由半導體芯片CHP構成的IGBT芯片12。在高側和低側，多個IGBT芯片12各自的發(fā)射極電極EE都相互電連接，多個IGBT芯片12各自的集電極電極CE都相互電連接。

作為IGBT模塊10中包括的多個IGBT芯片12中的各IGBT芯片12，能夠使用圖1～圖6所示的實施方式1的半導體裝置。

在圖30所示的例子中，在由U相PH1、V相PH2和W相PH3構成的3相的各相中，在經(jīng)由輸入端子TM1和TM2而供給到逆變器INV的電源電位VCC與馬達MOT的輸入電位之間、即在高側，將IGBT模塊10與二極管模塊11反并聯(lián)連接。另外，在由U相PH1、V相PH2和W相PH3構成的3相的各相中，在馬達MOT的輸入電位與接地電位GND之間、即在低側，將IGBT模塊10與二極管模塊11反并聯(lián)連接。

然后，對6個IGBT模塊10中的各IGBT模塊10中包括的多個IGBT芯片12各自的柵極電極連接控制電路CTC2，通過該控制電路CTC2來分別控制6個IGBT模塊10中包括的多個IGBT芯片12。此外，在6個二極管模塊11中的各二極管模塊11中，包括多個二極管13，將各IGBT芯片12與各二極管13反并聯(lián)連接。

通過使用控制電路CTC2來控制流過各IGBT模塊10的電流，馬達MOT被驅動而旋轉。即，使用控制電路CTC2來控制各IGBT模塊10的導通、截止，從而能夠驅動馬達MOT。在這樣驅動馬達MOT的情況下，需要使IGBT模塊10導通、截止，在馬達MOT中，包括電感。因此，如果使IGBT模塊10截止，則通過馬達MOT中包括的電感，產(chǎn)生與IGBT模塊10的電流流過的方向相反的反向電流。在IGBT模塊10中，不具有使該反向電流流過的功能，所以通過與IGBT模塊10反并聯(lián)地設置二極管模塊11，使反向電流回流而將電感中累積的能量釋放。

<本實施方式的主要特征和效果>

如上所述，作為本實施方式2的模塊即IGBT模塊10中包括的多個IGBT芯片12中的各IGBT芯片12，能夠使用圖1～圖6所示的實施方式1的半導體裝置。

因此，在本實施方式2的模塊中包括的多個IGBT芯片12中，也與實施方式1同樣地，與未設置EE型的無源單元區(qū)域LCe的情況相比，在導通狀態(tài)下，能夠防止抑制IE效應，并且防止導通電壓增加。另外，在本實施方式2的模塊中包括的多個IGBT芯片12中，也與實施方式1同樣地，與未設置EE型的無源單元區(qū)域LCe的情況相比，在L負載開關接通時，能夠防止進一步地抑制IE效應，并且防止開關損失增加。

以上，根據(jù)實施方式具體地說明了通過本發(fā)明者完成的發(fā)明，但本發(fā)明不限定于上述實施方式，在不脫離其主旨的范圍內(nèi)能夠進行各種變更，這自不待言。

符號說明

2 寄生MOSFET

10、10H、10L IGBT模塊

11 二極管模塊

12 IGBT芯片

13 二極管

AR1 單元形成區(qū)域

AR2 柵極布線引出區(qū)域

AR3、AR4 區(qū)域

CE 集電極電極

CF 導電膜

CHP 半導體芯片

CL p⁺型集電極區(qū)域

CP、GTG 連接電極

CT 接觸槽

CTC1、CTC2 控制電路

EE 發(fā)射極電極

EP 發(fā)射極襯墊

FPF、IF 絕緣膜

GE 柵極電極

GI 柵極絕緣膜

GL 柵極布線

GND 接地電位

GP 柵極襯墊

HM 硬掩模膜

IL 層間絕緣膜

INV 逆變器

LC 單位單元區(qū)域

LCa 有源單元區(qū)域

LCaa、LCba 有源區(qū)段

LCai、LCbi 無源區(qū)段

LCe、LCi 無源單元區(qū)域

LCi1～LCi3 部分

MOT 馬達

ND n^－型漂移區(qū)域

NE、NE1、NE2 n⁺型發(fā)射極區(qū)域

NHB、NHB1、NHB2 n型空穴阻擋區(qū)域

Ns n型場中止區(qū)域

OP1、OP2 開口部

PB p型體區(qū)域

PBC，PBCp p⁺型體接觸區(qū)域

PF、PFp p型浮置區(qū)域

PH1 U相

PH2 V相

PH3 W相

PLP p⁺型防閉鎖區(qū)域

PM1、PM2 功率模塊

PR p⁺型半導體區(qū)域

PT1 路徑

R1～R3 抗蝕劑膜

Sa 上表面

Sb 下表面

SLn、SLp 半導體層

SS 半導體基板

T1～T4 溝槽

TG1～TG4、TGz 溝槽柵極電極

TGp1、TGp2 端部溝槽柵極電極

TGx 發(fā)射極連接部

TM1、TM2 輸入端子

VCC 電源電位

Wa、We、Wi 寬度