本發(fā)明涉及一種用于制造高電阻率(HR)絕緣體上半導(dǎo)體(SOI)襯底的方法，涉及經(jīng)由這種方法獲得的高電阻率絕緣體上半導(dǎo)體襯底以及涉及半導(dǎo)體器件。

背景技術(shù)：

復(fù)合半導(dǎo)體襯底可以通過組合兩層或更多層來(lái)制造。一類這樣設(shè)計(jì)的襯底是絕緣體上半導(dǎo)體襯底，其中，在載體襯底上形成頂部半導(dǎo)體層，介電層在頂部半導(dǎo)體層與載體襯底之間。對(duì)于頂部半導(dǎo)體層和載體襯底，通常使用硅并且介電層通常是氧化物層(典型地，二氧化硅)。

目前研究了尤其是所謂的高電阻率(HR)襯底，以便由于它們降低的襯底損耗和耦合而用于射頻(RF)應(yīng)用。

然而，已經(jīng)發(fā)現(xiàn)在高電阻率襯底與薄介電層之間可以形成所謂的寄生導(dǎo)電層，這損害了RF性能，具體地，襯底損耗和耦合的期望效益。

已經(jīng)提出了對(duì)于該問題的各種解決方案。例如，已經(jīng)建議隱埋氧化物層之下的連續(xù)富陷阱層(trap-rich layer)(Kerr等人的“Identification of RF Harmonic Distortion on Si Substrates and its Reduction Using a trap-rich Layer”，IEEE，2008)。然而，該單個(gè)富陷阱層具有連接到背柵形成工藝的負(fù)面影響。具體地，由于在背柵中較大的橫向摻雜擴(kuò)散和高界面陷阱密度，可能出現(xiàn)所獲得的結(jié)構(gòu)的可變性的問題并且從而可靠性的問題。

此外，根據(jù)US 8,492,868，已知一種形成集成電路結(jié)構(gòu)的方法，其中，形成具有溝槽結(jié)構(gòu)和離子雜質(zhì)注入物的硅襯底層。然后，絕緣體層被設(shè)置在硅襯底層上并且與硅襯底層接觸，其中，絕緣體層還填充溝槽結(jié)構(gòu)。然后，電路層被設(shè)置在隱埋絕緣體層上并且與隱埋絕緣體層接觸。離子雜質(zhì)注入物允許避免上述寄生導(dǎo)電層。然而，因?yàn)樵摲椒ㄊ紫仍谝r底中形成溝槽，然后在襯底上形成隱埋氧化物層，所以隱埋氧化物層上的半導(dǎo)體層的后續(xù)形成可能是復(fù)雜的。此外，該教導(dǎo)不考慮例如數(shù)字電路的共同 集成。

技術(shù)實(shí)現(xiàn)要素：

因此，本發(fā)明的目的是提供一種用于制造高電阻率絕緣體上半導(dǎo)體襯底的改進(jìn)方法、一種相應(yīng)改進(jìn)的高電阻率絕緣體上半導(dǎo)體襯底、以及一種包括這種高電阻率絕緣體上半導(dǎo)體襯底的改進(jìn)的半導(dǎo)體器件。

利用根據(jù)權(quán)利要求1所述的方法、根據(jù)權(quán)利要求7所述的高電阻率絕緣體上半導(dǎo)體襯底和根據(jù)權(quán)利要求8所述的半導(dǎo)體器件來(lái)實(shí)現(xiàn)該目的。在從屬權(quán)利要求中指定了優(yōu)選實(shí)施方式。

通過使用硬掩膜或抗蝕劑通過半導(dǎo)體層和介電層進(jìn)行局部注入，能夠在高電阻率襯底中形成局部富陷阱區(qū)域。具體地，能夠僅在RF電路下形成富陷阱區(qū)域。該富陷阱區(qū)域可以避免RF電路下的上述寄生導(dǎo)電層，使得不降低RF性能?？梢栽O(shè)置電路的附加模擬或數(shù)字部分，然而，在該部分下不形成富陷阱區(qū)域。因?yàn)閿?shù)字/模擬部分經(jīng)常需要有效的反向偏壓，所以這可以特別有益。為了實(shí)現(xiàn)這種有效的反向偏壓，數(shù)字/模擬部分下方的富陷阱層將會(huì)具有缺點(diǎn)。

因此，本發(fā)明還提供了在RF電路下方的高電阻率絕緣體上半導(dǎo)體襯底中使用局部摻雜層，以避免在RF電路下方的區(qū)域中在高電阻率襯底與介電層之間形成寄生導(dǎo)電層，其中，通過硬掩膜或抗蝕劑的開口、通過半導(dǎo)體層以及通過介電層經(jīng)由雜質(zhì)元素的離子注入形成局部摻雜層。

附圖說明

現(xiàn)在將結(jié)合所附附圖描述有利的實(shí)施方式。

圖1示出了根據(jù)本發(fā)明的方法的簡(jiǎn)化的流程圖；

圖2示出了根據(jù)本發(fā)明的制造方法的中間步驟；

圖3示出了根據(jù)本發(fā)明的方法的另一個(gè)中間步驟；

圖4示出了根據(jù)本發(fā)明的方法的進(jìn)一步步驟；

圖5示出了根據(jù)本發(fā)明的示例性半導(dǎo)體襯底；以及

圖6示出了根據(jù)本發(fā)明的示例性半導(dǎo)體器件。

具體實(shí)施方式

現(xiàn)在將參照?qǐng)D1描述用于制造具體地具有RF電路的高電阻率絕緣體上半導(dǎo)體襯底的示例性方法。

首先，在步驟100中，在襯底上形成介電層和半導(dǎo)體層。襯底是高電阻率襯底。高電阻率襯底可以包括硅，尤其是多晶硅和/或單晶硅。高電阻率襯底的電阻率可以是1kΩ·cm或更高。

高電阻率襯底的至少一部分可以兼做背柵，尤其在被摻雜之后。具體地，高電阻率襯底的上部(即，高電阻率襯底面向半導(dǎo)體層的部分)可以兼做背柵，尤其在被摻雜之后。

為了形成背柵，例如，可以使用砷或硼作為摻雜物執(zhí)行高電阻率襯底的摻雜。

半導(dǎo)體層還可以包括硅。介電層可以對(duì)應(yīng)于隱埋氧化物(BOX)層，并且可以具體地包括硅氧化物(SiO₂)。

用于上述層的其它材料也是可能的。例如，可以使用鍺、硅鍺(SiGe)或III-V化合物，具體地用于半導(dǎo)體層。高電阻率襯底不需要全部由半導(dǎo)體構(gòu)成。具體地通過植入物或摻雜物能夠僅形成具有從高電阻率切換到低電阻率的能力的材料的上部(即，面向半導(dǎo)體層的部分)。

BOX層可以是包括沉積低k電介質(zhì)(如用于后段工藝(BEOL))或甚至高k電介質(zhì)(例如，鉿(IV)氧化物(HfO₂))的任何絕緣材料。

可以使用任何已知的技術(shù)(例如，使用“智能切割”技術(shù))在高電阻率襯底上形成介電層和半導(dǎo)體層。

在“智能切割”技術(shù)中，將介電層和/或半導(dǎo)體層從施主襯底轉(zhuǎn)移到高電阻率襯底。在包括半導(dǎo)體層的半導(dǎo)體材料的施主襯底上形成介電層之后，形成施主襯底內(nèi)的預(yù)定分離區(qū)域。該預(yù)定分離區(qū)域通過離子注入步驟形成，在該離子注入步驟期間，如氫或稀有氣體離子(氦、氬等)的離子被注入到施主襯底中。預(yù)定分離區(qū)域的深度可以通過注入的離子的能量來(lái)確定。在將施主襯底附接到(具體地通過接合)高電阻率襯底(還稱為處理襯底)之后，執(zhí)行機(jī)械處理和/或熱處理，使得半導(dǎo)體層連同隱埋介電層一起的分離發(fā)生在預(yù)定分離區(qū)域處，使得該兩層被轉(zhuǎn)移到高電阻率襯底上。

在介電層和半導(dǎo)體層被形成在高電阻率襯底上之后，在步驟200中硬掩膜或抗蝕劑被形成在半導(dǎo)體層上。

在步驟300中，可以在硬掩膜或抗蝕劑中在預(yù)定位置處形成至少一個(gè)開口。至少一個(gè)開口可以通過已知技術(shù)(諸如，光刻技術(shù)或通過蝕刻)來(lái)形成?？梢孕纬芍辽僖粋€(gè)開口，以指定或覆蓋預(yù)定區(qū)域。具體地，至少一個(gè)開口可以是具有預(yù)定寬度和長(zhǎng)度的矩形。

形成至少一個(gè)開口的預(yù)定位置可以具體地與形成包括有源器件和無(wú)源器件的RF電路的位置對(duì)應(yīng)。至少一個(gè)開口的尺寸可以適應(yīng)于RF電路的尺寸。

在處理半導(dǎo)體襯底的隨后步驟，硬掩膜或抗蝕劑應(yīng)當(dāng)具體地覆蓋半導(dǎo)體層的旨在包括模擬和/或數(shù)字電路的那些區(qū)域。

在步驟400中，通過硬掩膜或抗蝕劑的至少一個(gè)開口、通過半導(dǎo)體層、以及通過介電層執(zhí)行雜質(zhì)元素的離子注入，以在高電阻率襯底中形成至少一個(gè)摻雜區(qū)域。雜質(zhì)元素可以具體地包括碳(C)、鍺(Ge)、氧(O)、硅(Si)、氬(Ar)、鉬(Mo)和/或氟(F)。更具體地，雜質(zhì)元素可以包括滿足以下條件中的一項(xiàng)或更多項(xiàng)的任意元素：

-在具有非常低擴(kuò)散率的同時(shí)在硅中生成深能級(jí)(deep-level state)狀態(tài)。

-具有無(wú)需電激活而使硅非晶化的能力。

-具有將硅轉(zhuǎn)換成(半)絕緣材料的能力。

必須根據(jù)介電層和半導(dǎo)體層的厚度以及雜質(zhì)元素來(lái)選擇摻雜能量。類似地，劑量取決于工作條件并且可以大于1x10¹¹cm^-2或大于1x10¹³cm^-2。

高電阻率襯底中的至少一個(gè)摻雜區(qū)域由此可以具體與設(shè)置在預(yù)定位置處的富陷阱區(qū)域?qū)?yīng)。摻雜區(qū)域的橫向延伸與至少一個(gè)開口的區(qū)域?qū)?yīng)。換言之，至少一個(gè)摻雜區(qū)域位于具有預(yù)定尺寸的預(yù)定位置處，具體地如由至少一個(gè)開口的尺寸限定的區(qū)域以及具體地取決于在離子注入步驟期間使用的能量和劑量的深度。

當(dāng)從頂部觀看半導(dǎo)體襯底時(shí)，可以具體地由兩個(gè)坐標(biāo)來(lái)指定預(yù)定位置。開口的預(yù)定位置然后可以與開口的角中的一個(gè)的坐標(biāo)或開口的中心的坐標(biāo)對(duì)應(yīng)。

圖2示出了在制造方法期間獲得高電阻率絕緣體上半導(dǎo)體襯底的示例性中間步驟。所示出的高電阻率絕緣體上半導(dǎo)體襯底包括以該順序排列的高電阻率襯底1、隱埋氧化物層2和半導(dǎo)體層3。此外，硬掩膜或抗蝕劑4被形成在半導(dǎo)體層3上，半導(dǎo)體層3在預(yù)定位置處(即，在預(yù)定的X和Y坐標(biāo)處)包括開口5。開口5具有預(yù)定幾何形狀和尺寸。

圖3示出了后續(xù)制造步驟，其中，通過開口5、半導(dǎo)體層3和隱埋氧化物層2執(zhí)行利用雜質(zhì)元素6的離子注入，以在襯底1中形成摻雜區(qū)域7。摻雜區(qū)域7被形成在預(yù)定位置處，換言之，在與硬掩膜或抗蝕劑4中的開口5相同的X和Y坐標(biāo)處。摻雜區(qū)域7具有與開口5相同的幾何形狀和(橫向)尺寸。以這種方式，由此，形成局部富陷阱區(qū)域。

可以具體地以指定順序執(zhí)行如權(quán)利要求1中指定并在圖1中所示的方法步驟。該時(shí)間順序允許注入的區(qū)域和后續(xù)形成的RF電路有效的對(duì)準(zhǔn)?？梢砸赃@種方式實(shí)現(xiàn)甚至自對(duì)準(zhǔn)。此外，可以以這種方式形成通用絕緣體上半導(dǎo)體襯底，可以根據(jù)所選掩膜或抗蝕劑對(duì)該襯底進(jìn)行圖案化，而不是在器件集成順序期間實(shí)現(xiàn)絕緣體上半導(dǎo)體制造。這提高了靈活性和成本效率。

圖4示出了可以在圖1的步驟400之后執(zhí)行的進(jìn)一步步驟。具體地，在步驟500中，可以去除硬掩膜或抗蝕劑?？梢酝ㄟ^已知技術(shù)(諸如，蝕刻)來(lái)執(zhí)行該去除。

在步驟600中，射頻(RF)電路(具體包括有源器件和/或無(wú)源器件)可以被形成在預(yù)定位置處，換言之，在摻雜區(qū)域7上。當(dāng)從上方(從設(shè)置RF電路的一側(cè))看時(shí)，RF電路由此與摻雜區(qū)域7至少部分交疊。RF電路可以具體地與摻雜區(qū)域7完全交疊。換言之，RF電路可以在垂直方向上與摻雜區(qū)域7對(duì)準(zhǔn)。

可以不與摻雜區(qū)域7交疊形成模擬電路和/或數(shù)字電路。由此，上述方法允許射頻電路和模擬和/或數(shù)字電路的共同集成。因?yàn)閾诫s區(qū)域不形成在模擬和/或數(shù)字電路之下，所以有效的反向偏壓是可能的。

如這里所使用的，有源器件是可以被接通和斷開的器件。例如，有源器件可以包括或?qū)?yīng)于晶體管。無(wú)源器件可以包括或?qū)?yīng)于傳輸線、電感或電阻器。

在圖5中，示出了如上所述的方法期間作為中間產(chǎn)品而獲得的高電阻率絕緣體上半導(dǎo)體襯底。該高電阻率絕緣體上半導(dǎo)體襯底包括高電阻率襯底1、高電阻率襯底1上方的介電層2以及介電層2上方的半導(dǎo)體層3。在高電阻率襯底中在預(yù)定位置處形成摻雜區(qū)域7。摻雜區(qū)域具體包括碳(C)、鍺(Ge)、氧(O)和/或氟(F)，特別地，并入到高電阻率襯底1的多晶硅或單晶硅中。

圖6示出了包括如圖5所示的半導(dǎo)體襯底的半導(dǎo)體器件。另外，RF電路8被形成在摻雜區(qū)域7上方的半導(dǎo)體層3中和/或半導(dǎo)體層3上(即，與摻雜區(qū)域7至少部 分交疊)。此外，類似地在半導(dǎo)體層3中和/或半導(dǎo)體層3上在高電阻率襯底1中沒有摻雜區(qū)域被設(shè)置在下方的區(qū)域中或位置處形成模擬電路或數(shù)字電路9。

雖然已經(jīng)單獨(dú)描述了之前討論的本發(fā)明的實(shí)施方式和示例，但將理解的是，上述特征中的一些或所有還可以以不同方式組合。所討論的實(shí)施方式不旨在限制，而是用作示出本發(fā)明的特征和優(yōu)點(diǎn)的示例。