本發(fā)明實施例涉及具有結(jié)泄漏減少的半導(dǎo)體結(jié)構(gòu)。

背景技術(shù)：

隨著通信技術(shù)和電子材料技術(shù)的發(fā)展，諸如移動器件和可穿戴式電子器件的通信器件在人類的日常生活中變得越來越重要。例如，物聯(lián)網(wǎng)(loT)作為一種基礎(chǔ)設(shè)施，其中，物體、動物或人被提供為具有獨特的標(biāo)識符和在網(wǎng)絡(luò)上交換數(shù)據(jù)的能力。在loT應(yīng)用中，可穿戴式器件具有可穿戴特性和尺寸小的優(yōu)勢。一種嵌入式閃存集成電路可以應(yīng)用于這樣的可穿戴器件，以最小化器件尺寸。然而，這樣的嵌入式閃存集成電路可以產(chǎn)生不可忽略的泄漏電流，泄漏電流導(dǎo)致額外的功耗，并且因此縮短了可穿戴式器件的待機時間。如何在小和集中的集成電路中減少泄漏電流現(xiàn)在已經(jīng)成為相關(guān)產(chǎn)業(yè)中的主要任務(wù)之一。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一些實施例，提供了一種形成半導(dǎo)體結(jié)構(gòu)的方法，包括：提供半導(dǎo)體襯底；通過蝕刻所述半導(dǎo)體襯底形成淺溝槽；形成覆蓋所述淺溝槽的保護(hù)層；對所述保護(hù)層實施第一蝕刻工藝，直至通過所述保護(hù)層暴露出所述淺溝槽的底面的至少部分；對所述淺溝槽的底面的所述部分實施第二蝕刻工藝，從而在所述淺溝槽的底面下方形成至少一個深溝槽；去除保留在所述半導(dǎo)體襯底上和所述淺溝槽中的所述保護(hù)層；在所述深溝槽和所述淺溝槽內(nèi)分別填充隔離氧化物以形成至少一個深溝槽隔離件(DTI)和淺溝槽隔離件(STI)；在所述半導(dǎo)體襯底上形成第一導(dǎo)電類型的第一阱區(qū)；在所述第一阱區(qū)上形成有源區(qū)；以及在所述半導(dǎo)體襯底上形成第二導(dǎo)電類型的第二阱區(qū)，并且所述第二阱區(qū)鄰近所述第一阱區(qū)，其中，所述第二導(dǎo) 電類型與所述第一導(dǎo)電類型不同，并且所述第二導(dǎo)電類型與所述有源區(qū)的導(dǎo)電類型相同；其中，所述第一阱區(qū)和所述第二阱區(qū)形成為使得所述DTI設(shè)置在所述第一阱區(qū)的至少部分和所述第二阱區(qū)的至少部分之間。

根據(jù)本發(fā)明的另一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：半導(dǎo)體襯底；第一導(dǎo)電類型的第一阱區(qū)，位于所述半導(dǎo)體襯底上；第二導(dǎo)電類型的第二阱區(qū)，位于所述半導(dǎo)體襯底上并且鄰近所述第一阱區(qū)，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型不同；有源區(qū)，位于所述第一阱區(qū)上，其中，所述有源區(qū)的導(dǎo)電類型與所述第二阱區(qū)的第二導(dǎo)電類型相同；淺溝槽隔離件(STI)，位于所述第一阱區(qū)和所述第二阱區(qū)之間；以及至少一個深溝槽隔離件(DTI)，位于所述半導(dǎo)體襯底中的所述STI下方，其中，所述DTI設(shè)置在所述第一阱區(qū)的至少部分和所述第二阱區(qū)的至少部分之間。

根據(jù)本發(fā)明的又一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：半導(dǎo)體襯底；第一導(dǎo)電類型的第一注入?yún)^(qū)，位于所述半導(dǎo)體襯底上；第二導(dǎo)電類型的第二注入?yún)^(qū)，位于所述半導(dǎo)體襯底上，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型不同；第一源極/漏極電極，位于所述第一注入?yún)^(qū)中；第二源極/漏極電極，位于所述第二注入?yún)^(qū)中；柵電極，位于所述半導(dǎo)體襯底上和所述第一源極/漏極電極和所述第二源極/漏極電極之間；淺溝槽隔離件(STI)，位于所述第一源極/漏極電極和所述第二源極/漏極電極之間；以及至少一個深溝槽隔離件(DTI)，位于所述半導(dǎo)體襯底中的所述STI下方，其中，所述DTI設(shè)置在所述第一注入?yún)^(qū)的至少部分和所述第二注入?yún)^(qū)的至少部分之間。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的方面。應(yīng)該強調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意地增加或減少。

圖1A至圖1H是根據(jù)一些實施例的示出形成半導(dǎo)體器件的方法的中間階段的示意性截面圖。

圖2A至圖2B是根據(jù)另一實施例的示出形成半導(dǎo)體器件的深溝槽的方法的中間階段的示意性截面圖。

圖3是根據(jù)各個實施例的形成半導(dǎo)體襯底的方法的流程圖。

圖4A至圖4C是根據(jù)一些實施例的示出形成半導(dǎo)體器件的方法的中間階段的示意性截面圖。

圖5示出了根據(jù)一些實施例的使用具有非零傾斜角的離子注入工藝的阱區(qū)的形成。

圖6示出了根據(jù)一些實施例的使用離子注入工藝的阱區(qū)的形成。

圖7是根據(jù)一些實施例的橫向擴散金屬氧化物半導(dǎo)體(LDMOS)的示意性截面圖。

圖8是根據(jù)各個實施例的形成半導(dǎo)體器件的方法的流程圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供的主題的不同特征的不同實施例或?qū)嵗?。下文中，將描述組件和布置的具體實例，以簡化本發(fā)明。當(dāng)然，這些僅僅是實例而不意為限制。例如，本發(fā)明可以在各個實例中重復(fù)參考標(biāo)號和字符。這種重復(fù)是為了簡化和清楚的目的，并且其本身并不表示所論述的實施例和/或結(jié)構(gòu)之間的關(guān)系。如本文中使用的，術(shù)語“和/或”包括一個或多個相關(guān)列舉的項目的任意或所有組合。

本文中使用的術(shù)語僅用于描述特定實施例，其不用于限制本文中所附權(quán)利要求。例如，除非另有限制，否則單數(shù)形式的術(shù)語“一”、“一個”或“該”也可以表示復(fù)數(shù)形式。

此外，諸如“第一”和“第二”的術(shù)語用于描述各個元件，但是這些術(shù)語僅用于將一個與另一元件區(qū)分。因此，在不背離所要求保護(hù)的主題的精神的情況下，第一元件也可以稱為第二元件，并且其他元件通過類推導(dǎo)出。

本發(fā)明的實施例涉及提供一種具有深溝槽隔離(DTI)的半導(dǎo)體結(jié)構(gòu)。在這樣的半導(dǎo)體結(jié)構(gòu)中，DTI形成在淺溝槽隔離(STI)下方并且基本上位于具有不同的導(dǎo)電類型的兩個鄰近的阱區(qū)之間。由于DTI，流過阱區(qū)的泄 漏電流的路徑被延長，從而使得泄漏電流減少。此外，由于錐角效應(yīng)引起的離子注入工藝的傾斜變化可以忽略不計。對于諸如存儲器集成電路、CMOS圖像傳感器、溫度傳感器等，本發(fā)明的半導(dǎo)體結(jié)構(gòu)可能是有益的。例如，在存儲器集成電路中使用本發(fā)明的半導(dǎo)體結(jié)構(gòu)可以有助于降低功耗甚至提高讀/寫性能，因為過量的泄漏電流引起的讀/寫誤差減少。

圖1A至圖1F，圖1A至圖1F示出了根據(jù)本發(fā)明的一些實施例的形成半導(dǎo)體器件100的方法的中間階段的示意性截面圖。在圖1A中，提供半導(dǎo)體襯底102。在一些實施例中，半導(dǎo)體襯底102包括諸如硅、塊狀硅、鍺或金剛石。在另一些實施例中，半導(dǎo)體襯底102可以包括化合物半導(dǎo)體，諸如碳化硅、硅鍺、砷化鎵、碳化鎵、磷化鎵、砷化銦和磷化銦，或者合金半導(dǎo)體，諸如鍺硅、碳化硅鍺、磷砷化鎵和磷銦化鎵。此外，半導(dǎo)體襯底102可以是塊狀襯底或絕緣體上硅(SOI)襯底。

在圖1B中，在半導(dǎo)體襯底102上形成襯墊層104，和在襯墊層104上形成阻擋層106。襯墊層104包括諸如氧化硅，和阻擋層106包括諸如氮化硅。在一些實施例中，由諸如化學(xué)汽相沉積(CVD)工藝、熱氧化工藝、或另一個合適的工藝的工藝形成襯墊層104，并且通過諸如CVD工藝、低壓CVD(LPCVD)工藝、等離子體增強CVD(PECVD)工藝、或另一個合適的工藝的沉積工藝形成阻擋層106。

在圖1C中，實施蝕刻工藝以蝕刻阻擋層106、襯墊層104和半導(dǎo)體襯底102。在蝕刻工藝中，使用圖案化的光刻膠層(未示出)作為掩模，從而形成穿過襯墊層104、阻擋層106和半導(dǎo)體襯底102的部分的淺溝槽108。在一些實施例中，用于形成淺溝槽108的蝕刻工藝包括諸如各向異性蝕刻工藝、各向同性蝕刻工藝或另一種合適的蝕刻工藝。在蝕刻工藝后，剝離圖案化的光刻膠層(未示出)。

在圖1D中，在半導(dǎo)體襯底102、襯墊層104和阻擋層106上形成保護(hù)層110以覆蓋淺溝槽108。保護(hù)層110可以包括諸如氧化硅、氮化硅、氮氧化硅、碳化硅、它們的組合等的材料。保護(hù)層110可以是硬掩模層，并可以是單層或多層結(jié)構(gòu)。在一些實施例中，保護(hù)層110為兩層結(jié)構(gòu)，其包括氧化物層和位于氧化物層上的氮化物層。通過使用一個或多個沉積工藝 形成保護(hù)層110，諸如CVD工藝、PECVD工藝、高密度等離子體(HDPCVD)工藝、物理汽相沉積(PVD)工藝、原子層沉積(ALD)工藝、熱氧化工藝、它們的組合等。

在圖1E中，對保護(hù)層110實施第一蝕刻工藝。實施第一蝕刻工藝直至該淺溝槽108的底面的至少一部分通過保護(hù)層110暴露。實施第一蝕刻工藝直至該淺溝槽108的底面的至少一部分通過保護(hù)層110暴露。第一蝕刻工藝可以包括諸如干蝕刻工藝、濕蝕刻工藝、等離子體蝕刻工藝、反應(yīng)離子蝕刻(RIE)工藝、或另一個合適的蝕刻工藝。如圖1E所示，暴露出淺溝槽108的底面的外圍區(qū)域。在各個實施例中，根據(jù)各個需求，暴露區(qū)域可以位于淺溝槽108的底面的中心位置處或其他位置。在第一蝕刻工藝之后，然后對淺溝槽108的底面的該部分實施第二蝕刻工藝。剩余的保護(hù)層110作為光刻膠以保護(hù)淺溝槽108的其他部分免受蝕刻。第二蝕刻工藝可以包括諸如干蝕刻工藝、濕蝕刻工藝、RIE工藝或另一個合適的工藝。在第二蝕刻工藝之后，在淺溝槽108的底面下方形成深溝槽112。深溝槽112的形狀、寬度和位置可以由保護(hù)層110的圖案確定，并且深溝槽112的厚度可以由第二蝕刻工藝的持續(xù)時間來確定。在一些實施例中，深溝槽112形成為具有至少1000埃的厚度。

在圖1F中，在形成深溝槽112后，去除剩余的保護(hù)層110。接下來，如圖1G所示，去除阻擋層106和襯墊層104。施加于保護(hù)層110、阻擋層106和襯墊層104的去除工藝可以包括一個或多個蝕刻工藝，諸如濕蝕刻工藝、干蝕刻工藝、它們的組合或另一個合適的工藝。

結(jié)合圖1G，如圖1H所示，以隔離氧化物填充淺溝槽108和深溝槽112，從而分別形成STI 114和DTI 116。在一些實施例中，隔離氧化物包括諸如氧化硅、二氧化硅、碳摻雜的二氧化硅、氮摻雜的二氧化硅、鍺摻雜的二氧化硅、磷摻雜的二氧化硅、它們的組合等的材料。在一些實施例中，通過諸如HDP CVD工藝、HARP、CVD工藝、SACVD工藝或其他合適的工藝沉積隔離氧化物。在一些實施例中，可以實施化學(xué)機械拋光(CMP)工藝以平坦化STI 114的上表面。

在一些實施例中，可以通過首先實施干蝕刻工藝和在干蝕刻工藝之后 實施濕蝕刻工藝來形成半導(dǎo)體器件100的深溝槽。參考圖2A至圖2B，圖2A至圖2B是根據(jù)另一實施例示出形成半導(dǎo)體器件的深溝槽的方法的中間階段的示意性截面圖。在圖2A中，對保護(hù)層110實施干蝕刻工藝。實施干蝕刻工藝直至該淺溝槽108的底面的至少一部分通過保護(hù)層110暴露。干蝕刻工藝可以包括等離子體蝕刻工藝、濺射蝕刻工藝、RIE工藝、或其他合適的工藝。實施干蝕刻工藝直至該淺溝槽108的底面的至少一部分通過保護(hù)層110暴露。如圖2A所示，暴露出淺溝槽108的底面的外圍區(qū)域。在各個實施例中，根據(jù)各個需求，暴露區(qū)域可以位于淺溝槽108的底面的中心位置處或其他位置。在干蝕刻工藝后，在淺溝槽108的底面下方形成深溝槽112’。然而，干蝕刻工藝可能會導(dǎo)致對半導(dǎo)體襯底102的損壞。例如，等離子體蝕刻工藝可能導(dǎo)致半導(dǎo)體襯底102中深溝槽112’的底面和側(cè)面的晶體缺陷或位錯。

接下來，如圖2B所示，實施濕蝕刻工藝以加深深溝槽112’。濕蝕刻工藝可以是各向同性的或各向異性的。可以根據(jù)半導(dǎo)體襯底102的材料來選擇用于蝕刻工藝的蝕刻劑。在濕蝕刻工藝后，從半導(dǎo)體襯底102去除具有缺陷(晶體缺陷和/或位錯)的深溝槽112’的底面和側(cè)面，從而提高了半導(dǎo)體器件100的產(chǎn)率。

注意，在圖2B中示出的深溝槽112’僅用于說明的目的，并且并不意味著限制本發(fā)明的范圍。深溝槽112’的形狀、寬度和位置可以通過保護(hù)層110的圖案來確定，而深溝槽112’的厚度可以通過濕蝕刻工藝的持續(xù)時間來確定。在一些實施例中，深溝槽112’形成為具有至少1000埃的厚度。在一些實施例中，STI 114與深溝槽112’的厚度比率為約0.5至約10。

結(jié)合圖1A至圖1H參考圖3，圖3是根據(jù)一些實施例的用于制造半導(dǎo)體器件100的方法200的流程圖。方法200開始于操作202，其中提供半導(dǎo)體襯底102。在一些實施例中，半導(dǎo)體襯底102包括諸如硅、塊狀硅、鍺或金剛石。在另一個實施例中，半導(dǎo)體襯底102可以包括化合物半導(dǎo)體，諸如碳化硅、硅鍺、砷化鎵、碳化鎵、磷化鎵、砷化銦和磷化銦，或者合金半導(dǎo)體，諸如鍺硅、碳化硅鍺、磷砷化鎵和磷銦化鎵。此外，半導(dǎo)體襯底102可以是塊狀襯底或SOI襯底。此外，在半導(dǎo)體襯底102上形成襯墊 層104，和在襯墊層104上形成阻擋層106。在一些實施例中，襯墊層104包括諸如氧化硅，并且上通過諸如CVD工藝、熱氧化工藝、或另一個合適的工藝形成的。阻擋層106包括諸如氮化硅，并且是通過諸如CVD工藝、LPCVD工藝，PECVD工藝，或另一合適的工藝形成的。

在操作204中，通過使用圖案化的光刻膠層(未示出)作為掩模，實施蝕刻工藝以蝕刻阻擋層106、襯墊層104和半導(dǎo)體襯底102，從而形成穿過襯墊層104、阻擋層106和半導(dǎo)體襯底102的部分的淺溝槽108。在一些實施例中，用于形成淺溝槽108的蝕刻工藝包括諸如各向異性蝕刻工藝、各向同性蝕刻工藝或另一種合適的蝕刻工藝。在蝕刻工藝后，剝離圖案化的光刻膠層(未示出)。

在操作206中，在半導(dǎo)體襯底102、襯墊層104和阻擋層106上形成保護(hù)層110以覆蓋淺溝槽108。保護(hù)層110可以包括諸如氧化硅、氮化硅、氮氧化硅、碳化硅、它們的組合等的材料。保護(hù)層110可以是硬掩模層，并可以是單層或多層結(jié)構(gòu)。在一些實施例中，保護(hù)層110為兩層結(jié)構(gòu)，其包括氧化物層和位于氧化物層上的氮化物層。通過使用一個或多個沉積工藝形成保護(hù)層110，諸如CVD工藝、PECVD工藝、HDPCVD工藝、PVD工藝、ALD工藝、熱氧化工藝、它們的組合等。

在操作208中，對保護(hù)層110實施第一蝕刻工藝。實施第一蝕刻工藝直至該淺溝槽108的底面的至少一部分通過保護(hù)層110暴露。實施第一蝕刻工藝直至該淺溝槽108的底面的至少一部分通過保護(hù)層110暴露。第一蝕刻工藝可以包括諸如干蝕刻工藝、濕蝕刻工藝、等離子體蝕刻工藝、反應(yīng)離子蝕刻工藝、或另一合適的蝕刻工藝。

在操作210中，然后對淺溝槽108的底面的該部分實施第二蝕刻工藝。在第一蝕刻工藝之后的剩余的保護(hù)層110用于保護(hù)淺溝槽108的其他部分在第二蝕刻工藝期間免受蝕刻。第二蝕刻工藝可以包括諸如干蝕刻工藝、濕蝕刻工藝、RIE工藝、或另一合適的蝕刻工藝。在第二蝕刻工藝之后，在淺溝槽108的底面下方形成深溝槽112，并且深溝槽112的形狀、寬度和位置可以通過保護(hù)層110的圖案來確定，而深溝槽112的厚度可以通過第二蝕刻工藝的持續(xù)時間來確定。在一些實施例中，深溝槽112形成為具 有至少1000埃的厚度。

在操作212中，在形成深溝槽112后，去除剩余的保護(hù)層110、阻擋層106和襯墊層104。施加的去除工藝可以包括一個或多個蝕刻工藝，諸如濕蝕刻工藝、干蝕刻工藝、它們的組合或另一合適的工藝。

在操作214中，以隔離氧化物填充淺溝槽108和深溝槽112，從而分別形成STI 114和DTI 116。在一些實施例中，隔離氧化物包括諸如氧化硅、二氧化硅、碳摻雜的二氧化硅、氮摻雜的二氧化硅、鍺摻雜的二氧化硅、磷摻雜的二氧化硅、它們的組合等的材料。在一些實施例中，實施諸如HDP CVD工藝、HARP、CVD工藝、SACVD工藝或其他合適的工藝的沉積工藝以將隔離氧化物填充至淺溝槽108和深溝槽112內(nèi)。在一些實施例中，可以實施CMP工藝以平坦化STI 114的上表面。

參考圖4A至圖4C，圖4A至圖4C示出了根據(jù)本發(fā)明的一些實施例的形成半導(dǎo)體器件300的方法的中間階段的示意性截面圖。在圖4A中，提供半導(dǎo)體襯底302、STI 304和DTI 306，并且阱區(qū)308形成在半導(dǎo)體襯底302上。半導(dǎo)體襯底302、STI 304和DTI 306可以分別是圖1中示出的半導(dǎo)體襯底102、STI 114和DTI 116。半導(dǎo)體襯底302可以是P型或N型半導(dǎo)體襯底。阱區(qū)308的導(dǎo)電類型可以是P型或N型。例如，用于注入至阱區(qū)308內(nèi)的摻雜劑可以包括用于P型阱區(qū)的硼，或者用于N型阱區(qū)的磷和/或砷。阱區(qū)308可以是具有例如在10¹³原子/cm²和10¹⁶原子/cm²之間的摻雜劑濃度的高壓阱。阱區(qū)308可以通過諸如離子注入工藝、擴散工藝等的工藝形成。如圖4A所示，在形成阱區(qū)308之后，DTI 306位于阱區(qū)308中。

在圖4B中，在阱區(qū)308上形成有源區(qū)310?？梢酝ㄟ^諸如離子注入工藝、擴散工藝、或另一合適的工藝的工藝形成有源區(qū)310。有源區(qū)310的導(dǎo)電類型與阱區(qū)308的導(dǎo)電類型不同。例如，有源區(qū)310是P型，而阱區(qū)308為N型。

在圖4C中，在有源區(qū)310上形成光刻膠312，并且穿過STI 304實施離子注入工藝以在半導(dǎo)體襯底302上形成阱區(qū)314并且阱區(qū)314橫向鄰近阱區(qū)308。光刻膠312可以是正性光刻膠或負(fù)性光刻膠，光刻膠312用于保護(hù)有源區(qū)310免受隨后的離子注入工藝的破壞。阱區(qū)314的導(dǎo)電類型與 有源區(qū)310的導(dǎo)電類型相同，并且與阱區(qū)308的導(dǎo)電類型不同。例如，阱區(qū)314和有源區(qū)310是P型的，并且阱區(qū)308是N型的。在一些可選的實施例中，阱區(qū)314和有源區(qū)310為N型的，并且阱區(qū)308是P型的。如圖4C所示，在形成阱區(qū)314后，DTI 306位于阱區(qū)308中并且靠近阱區(qū)308和314之間的邊界。換句話說，DTI 306位于阱區(qū)314和阱區(qū)308的主體之間。從圖4C可以看到，因為泄漏電流I_泄漏不能穿過DTI 306，所以從阱區(qū)314向著有源區(qū)310的泄漏電流I_泄漏的路徑延長，從而可以減少泄漏電流I_泄漏。

圖4C示出了實施具有零度傾斜角的離子注入工藝。然而，離子注入工藝的傾斜角度可能會高達(dá)7度，以用于在晶圓的外圍區(qū)域制造半導(dǎo)體襯底300。圖5示出了根據(jù)一些實施例的使用具有非零傾斜角度的離子注入工藝形成阱區(qū)314。如圖5所示，在離子注入工藝之后，形成阱區(qū)314，從而使得DTI 306位于阱區(qū)308和314之間的邊界處。從圖5可以看到，因為DTI306，所以從阱區(qū)314向著有源區(qū)310的泄漏電流I_泄漏的路徑延長，并且因此，可以以上文參考圖4C描述的類型的方式降低泄漏電流I_泄漏。

可選地，DTI 306可以位于阱區(qū)314中并且靠近阱區(qū)308和314之間的邊界。這樣的結(jié)構(gòu)也有助于延長從阱區(qū)314向著有源區(qū)310的泄漏電流I_泄漏的路徑，從而可以減小泄漏電流I_泄漏。

圖6示出了根據(jù)一些實施例的使用離子注入工藝的阱區(qū)的形成。圖6中所示的DTI306’形成為對應(yīng)于在圖2B中示出的深溝槽112’。如圖6所示，在離子注入工藝后，形成阱區(qū)314，從而使得DTI306’位于阱區(qū)308和314之間的邊界處。從圖6可以看出，因為DTI 306’，所以從阱區(qū)314向著有源區(qū)310的泄漏電流I_泄漏的路徑延長，并且因此，可以降低泄漏電流I_泄漏。

本發(fā)明的半導(dǎo)體結(jié)構(gòu)可以減少穿過阱區(qū)的泄漏電流。例如，具有這樣的半導(dǎo)體結(jié)構(gòu)的存儲器集成電路(例如，閃存芯片)可以降低功耗，甚至減少讀/寫誤差。因此，可以減少存儲器集成電路的缺陷。應(yīng)該指出的是，本發(fā)明的半導(dǎo)體結(jié)構(gòu)也可以應(yīng)用到其他類型的集成電路，諸如CMOS圖像傳感器、溫度傳感器等。

參考圖7，圖7是根據(jù)一些實施例的半導(dǎo)體結(jié)構(gòu)400的示意性截面圖。半導(dǎo)體結(jié)構(gòu)400可以為橫向擴散金屬氧化物半導(dǎo)體(LDMOS)、垂直擴散金屬氧化物半導(dǎo)體(VDMOS)等。在半導(dǎo)體結(jié)構(gòu)400是N型LDMOS的情況下，在P型半導(dǎo)體襯底410上形成P型注入?yún)^(qū)412，和在半導(dǎo)體襯底410上并且鄰近P型注入?yún)^(qū)412形成N型阱區(qū)414。N型注入?yún)^(qū)416形成在N型阱區(qū)414中。在襯底410、P型注入?yún)^(qū)412和N型阱區(qū)414上依次形成柵極電介質(zhì)418和柵電極420。柵電極420可以是導(dǎo)電柵極結(jié)構(gòu)，諸如多晶硅柵極結(jié)構(gòu)、金屬柵極結(jié)構(gòu)或其他合適的柵電極。在柵極電介質(zhì)418和柵電極420的側(cè)壁上形成柵極間隔件422。在p型注入?yún)^(qū)412中形成STI424A，在N型阱區(qū)414和N型注入?yún)^(qū)416上形成STI 426A和428A，并且在STI 424A、426A和428A下方分別形成DTI 424B，426B和428B。STI 424A、426A和428A以及DTI 424B，426B和428B可以分別類似于圖1H中的STI114和DTI 116。輕摻雜漏極(LDD)區(qū)430形成于P型注入?yún)^(qū)412中和柵極間隔件422下方。源極/漏極電極432形成在STI 424A和LDD區(qū)430之間，并且源極/漏極電極434形成在STI 426A和428A之間。

然而，在半導(dǎo)體結(jié)構(gòu)400是P型LDMOS的情況下，在N型半導(dǎo)體襯底410上形成N型注入?yún)^(qū)412，和在襯底上并且鄰近N型注入?yún)^(qū)412形成P型阱區(qū)414。P型注入?yún)^(qū)416形成在P型阱區(qū)414中。在N型半導(dǎo)體襯底410、N型注入?yún)^(qū)412和P型阱區(qū)414上依次形成柵極電介質(zhì)418和柵電極420。在柵極電介質(zhì)418和柵電極420的側(cè)壁上形成柵極間隔件422。在N型注入?yún)^(qū)412中形成STI 424A，在P型阱區(qū)414和P型注入?yún)^(qū)416上形成STI 426A和428A，并且在STI 424A、426A和428A下方分別形成DTI424B，426B和428B。輕摻雜漏極(LDD)區(qū)430形成于N型注入?yún)^(qū)412中和柵極間隔件422下方。源極/漏極電極432形成在STI 424A和LDD區(qū)430之間，并且源極/漏極電極434形成在STI 426A和428A之間。

表1

表1中列出了具有DTI和不具有DTI的LDMOS結(jié)構(gòu)的實驗結(jié)果。具有DTI的LDMOS結(jié)構(gòu)是圖7中的半導(dǎo)體結(jié)構(gòu)400。不具有DTI的結(jié)構(gòu)類似于半導(dǎo)體結(jié)構(gòu)400，除了不包括DTI之外。如在表1中所列，對于2.3μm的相同的STI寬度(圖7中的STI 426A的寬度L)，具有DTI的LDMOS的擊穿電壓大于不具有DTI的LDMOS的擊穿電壓，并且具有DTI的LDMOS的漏極-源極導(dǎo)通狀態(tài)電阻(Rdson)大于不具有DTI的LDMOS的漏極-源極導(dǎo)通狀態(tài)電阻。因為DTI 426B，從源極/漏極電極434至源極/漏極電極432的電流路徑延長，從而使得漏極-源極導(dǎo)通狀態(tài)電阻相應(yīng)增加。如果具有DTI的LDMOS的寬度從2.3μm縮小到1.5μm，則擊穿電壓從59.5V降低至55.8V，這仍大于不具有DTI的LDMOS的擊穿電壓，并且具有DTI的LDMOS的功耗從28.5降低到24.8，這變得低于不具有DTI的LDMOS的功耗。可以從以上看出，DTI有助于增加LDMOS的擊穿電壓和使LDMOS的STI寬度變窄，從而節(jié)省了LDMOS的尺寸。

結(jié)合圖4A至圖4C參考圖8，圖8是根據(jù)一些實施例的用于制造半導(dǎo)體器件的方法500的流程圖。方法500開始于操作502，提供半導(dǎo)體襯底302、STI 304和DTI 306，以及在半導(dǎo)體襯底302上形成阱區(qū)308。半導(dǎo)體襯底302可以是P型或N型半導(dǎo)體襯底。阱區(qū)308具有第一導(dǎo)電類型，例如其可以是P型或N型?？梢酝ㄟ^諸如離子注入工藝、擴散工藝等形成阱區(qū)308。在形成阱區(qū)308之后，DTI 306位于阱區(qū)308中。

在操作504中，在阱區(qū)308上形成有源區(qū)310?？梢酝ㄟ^諸如離子注入工藝、擴散工藝、或另一個合適的工藝的工藝形成有源區(qū)310。有源區(qū) 310的導(dǎo)電類型與阱區(qū)308的第一導(dǎo)電類型不同。例如，如果第一導(dǎo)電類型為N型，則有源區(qū)310的導(dǎo)電類型是P型。

在操作506中，在半導(dǎo)體襯底302上形成第二導(dǎo)電類型的阱區(qū)314，并且阱區(qū)314橫向鄰近阱區(qū)308。理想地，光刻膠310可以形成在有源區(qū)310上以保護(hù)有源區(qū)310免受隨后工藝的破壞。接下來，實施離子注入工藝以形成阱區(qū)314。阱區(qū)314的第二導(dǎo)電類型與有源區(qū)域310的導(dǎo)電類型相同，并且與該阱區(qū)308的第一導(dǎo)電類型不同。例如，阱區(qū)314的第二導(dǎo)電類型和有源區(qū)域310的導(dǎo)電類型是P型，并且阱區(qū)308的第一導(dǎo)電類型是N型。如圖4C所示，通過具有零傾斜角的離子注入工藝形成阱區(qū)314之后，DTI 306位于阱區(qū)308中和靠近阱區(qū)308和314之間的邊界。換句話說，DTI 306位于阱區(qū)314和阱區(qū)308的主體之間。

在阱區(qū)314是由具有非零傾斜角的離子注入工藝形成的情況下，如圖5所示，在形成阱區(qū)314之后，DTI 306位于阱區(qū)308和314之間的邊界處?？蛇x地，DTI 306可以位于阱區(qū)314中和靠近阱區(qū)308和314之間的邊界。

根據(jù)一些實施例，本發(fā)明公開了另一種形成半導(dǎo)體結(jié)構(gòu)的方法。在該方法中，提供半導(dǎo)體襯底。通過蝕刻半導(dǎo)體襯底形成淺溝槽。形成覆蓋淺溝槽的保護(hù)層。對保護(hù)層實施第一蝕刻工藝，直至通過保護(hù)層暴露出淺溝槽的底面的至少部分。對淺溝槽的底面的部分實施第二蝕刻工藝，從而在淺溝槽的底面下方形成至少一個深溝槽。去除保留在半導(dǎo)體襯底上和淺溝槽中的保護(hù)層。在深溝槽和淺溝槽內(nèi)分別填充隔離氧化物以形成至少一個DTI和STI。在半導(dǎo)體襯底上形成第一導(dǎo)電類型的第一阱區(qū)。在第一阱區(qū)上形成有源區(qū)。在半導(dǎo)體襯底上形成第二導(dǎo)電類型的第二阱區(qū)，并且第二阱區(qū)鄰近第一阱區(qū)。第二導(dǎo)電類型與第一導(dǎo)電類型不同，并且第二導(dǎo)電類型與有源區(qū)的導(dǎo)電類型相同。第一阱區(qū)和第二阱區(qū)形成為使得DTI設(shè)置在第一阱區(qū)的至少部分和第二阱區(qū)的至少部分之間。

根據(jù)一些實施例，本發(fā)明公開了一種半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底、位于半導(dǎo)體襯底上的第一導(dǎo)電類型的第一阱區(qū)、位于半導(dǎo)體襯底上的第二導(dǎo)電類型的第二阱區(qū)、位于第二阱區(qū)上的有源區(qū)、位于第一阱區(qū)和第二阱區(qū)之間的STI、位于半導(dǎo)體襯底中的STI下方的至少一個DTI。 第二阱區(qū)鄰近第一阱區(qū)。第二導(dǎo)電類型與第一導(dǎo)電類型不同。有源區(qū)的導(dǎo)電類型與第二阱區(qū)的第二導(dǎo)電類型相同。DTI設(shè)置在第一阱區(qū)的至少部分和第二阱區(qū)的至少部分之間。

根據(jù)一些實施例，本發(fā)明公開了一種半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底、位于半導(dǎo)體襯底上的第一導(dǎo)電類型的第一注入?yún)^(qū)、位于半導(dǎo)體襯底上的第二導(dǎo)電類型的第二注入?yún)^(qū)、位于第一注入?yún)^(qū)中的第一源極/漏極電極、位于第二注入?yún)^(qū)中的第二源極/漏極電極、位于半導(dǎo)體襯底上和第一源極/漏極電極和第二源極/漏極之間的柵電極、位于第一源極/漏極電極和第二源極/漏極之間的STI和位于半導(dǎo)體襯底中的STI下方的至少一個DTI。第二導(dǎo)電類型與第一導(dǎo)電類型不同。DTI設(shè)置在第一注入?yún)^(qū)的至少部分和第二注入?yún)^(qū)的至少部分之間。

根據(jù)本發(fā)明的一些實施例，提供了一種形成半導(dǎo)體結(jié)構(gòu)的方法，包括：提供半導(dǎo)體襯底；通過蝕刻所述半導(dǎo)體襯底形成淺溝槽；形成覆蓋所述淺溝槽的保護(hù)層；對所述保護(hù)層實施第一蝕刻工藝，直至通過所述保護(hù)層暴露出所述淺溝槽的底面的至少部分；對所述淺溝槽的底面的所述部分實施第二蝕刻工藝，從而在所述淺溝槽的底面下方形成至少一個深溝槽；去除保留在所述半導(dǎo)體襯底上和所述淺溝槽中的所述保護(hù)層；在所述深溝槽和所述淺溝槽內(nèi)分別填充隔離氧化物以形成至少一個深溝槽隔離件(DTI)和淺溝槽隔離件(STI)；在所述半導(dǎo)體襯底上形成第一導(dǎo)電類型的第一阱區(qū)；在所述第一阱區(qū)上形成有源區(qū)；以及在所述半導(dǎo)體襯底上形成第二導(dǎo)電類型的第二阱區(qū)，并且所述第二阱區(qū)鄰近所述第一阱區(qū)，其中，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型不同，并且所述第二導(dǎo)電類型與所述有源區(qū)的導(dǎo)電類型相同；其中，所述第一阱區(qū)和所述第二阱區(qū)形成為使得所述DTI設(shè)置在所述第一阱區(qū)的至少部分和所述第二阱區(qū)的至少部分之間。

在上述方法中，所述深溝槽形成為位于所述淺溝槽的底面的拐角區(qū)域處。

在上述方法中，所述第一阱區(qū)形成為使得所述DTI的至少部分位于所述第一阱區(qū)中。

在上述方法中，所述第一阱區(qū)和所述第二阱區(qū)形成為使得所述DTI的 至少部分位于所述第一阱區(qū)和所述第二阱區(qū)之間的邊界處。

在上述方法中，所述深溝槽形成為具有基本大于約1000埃的深度。

在上述方法中，所述第一蝕刻工藝包括干蝕刻工藝，和所述第二蝕刻工藝包括濕蝕刻工藝。

在上述方法中，所述第一阱區(qū)形成為N型阱區(qū)，和所述第二阱區(qū)形成為P型阱區(qū)。

在上述方法中，所述第一阱區(qū)形成為P型阱區(qū)，和所述第二阱區(qū)形成為N型阱區(qū)。

在上述方法中，所述半導(dǎo)體襯底是p型半導(dǎo)體襯底。

根據(jù)本發(fā)明的另一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：半導(dǎo)體襯底；第一導(dǎo)電類型的第一阱區(qū)，位于所述半導(dǎo)體襯底上；第二導(dǎo)電類型的第二阱區(qū)，位于所述半導(dǎo)體襯底上并且鄰近所述第一阱區(qū)，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型不同；有源區(qū)，位于所述第一阱區(qū)上，其中，所述有源區(qū)的導(dǎo)電類型與所述第二阱區(qū)的第二導(dǎo)電類型相同；淺溝槽隔離件(STI)，位于所述第一阱區(qū)和所述第二阱區(qū)之間；以及至少一個深溝槽隔離件(DTI)，位于所述半導(dǎo)體襯底中的所述STI下方，其中，所述DTI設(shè)置在所述第一阱區(qū)的至少部分和所述第二阱區(qū)的至少部分之間。

在上述半導(dǎo)體結(jié)構(gòu)中，所述DTI位于所述STI的底面的拐角區(qū)域處。

在上述半導(dǎo)體結(jié)構(gòu)中，所述DTI的至少部分位于所述第一阱區(qū)中。

在上述半導(dǎo)體結(jié)構(gòu)中，所述DTI的至少部分位于所述第一阱區(qū)和所述第二阱區(qū)之間的邊界處。

在上述半導(dǎo)體結(jié)構(gòu)中，所述DTI的深度基本大于約1000埃。

在上述半導(dǎo)體結(jié)構(gòu)中，所述第一阱區(qū)為N型阱區(qū)，和所述第二阱區(qū)為P型阱區(qū)。

在上述半導(dǎo)體結(jié)構(gòu)中，所述第一阱區(qū)為P型阱區(qū)，和所述第二阱區(qū)為N型阱區(qū)。

在上述半導(dǎo)體結(jié)構(gòu)中，所述半導(dǎo)體襯底是p型半導(dǎo)體襯底。

根據(jù)本發(fā)明的又一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：半導(dǎo)體襯底；第一導(dǎo)電類型的第一注入?yún)^(qū)，位于所述半導(dǎo)體襯底上；第二導(dǎo)電類 型的第二注入?yún)^(qū)，位于所述半導(dǎo)體襯底上，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型不同；第一源極/漏極電極，位于所述第一注入?yún)^(qū)中；第二源極/漏極電極，位于所述第二注入?yún)^(qū)中；柵電極，位于所述半導(dǎo)體襯底上和所述第一源極/漏極電極和所述第二源極/漏極電極之間；淺溝槽隔離件(STI)，位于所述第一源極/漏極電極和所述第二源極/漏極電極之間；以及至少一個深溝槽隔離件(DTI)，位于所述半導(dǎo)體襯底中的所述STI下方，其中，所述DTI設(shè)置在所述第一注入?yún)^(qū)的至少部分和所述第二注入?yún)^(qū)的至少部分之間。

在上述半導(dǎo)體結(jié)構(gòu)中，所述DTI位于所述STI的底面的拐角區(qū)域處。

在上述半導(dǎo)體結(jié)構(gòu)中，所述DTI的深度基本大于約1000埃。

上面概述了若干實施例的部件、使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解、他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他處理和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到、這種等效構(gòu)造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下、可以進(jìn)行多種變化、替換以及改變。