本申請基于并主張2015年9月11日在先提交的日本專利申請2015-179160號的優(yōu)先權，在先申請的全部內容通過引用而包含于本申請。

技術領域

本申請涉及半導體裝置。

背景技術：

作為使半導體裝置的可靠性劣化的主要原因，已知有由絕緣膜中包含的電荷、存在于半導體層與絕緣膜的界面的界面電荷、從外部侵入的外來電荷等引起的特性變動。絕緣膜中包含的電荷在半導體裝置的動作或者待機過程中在半導體裝置內移動，引起半導體裝置的耐壓的變動、漏電流的變動的情況是存在的。

技術實現要素：

實施方式提供能夠提高可靠性的半導體裝置。

根據一個實施方式，半導體裝置具備：第一電極；第二電極；半導體基板，至少一部分設置在所述第一電極與所述第二電極之間，具有第一面和第二面，該半導體基板具有第一導電型的第一區(qū)域和多個第二導電型的第二區(qū)域，該多個第二導電型的第二區(qū)域與所述第一面相接觸地設置在所述第一電極的周圍；第一絕緣膜，設置在所述第二區(qū)域上，包含正電荷；以及第二絕緣膜，設置在所述第二區(qū)域上，包含負電荷。

根據上述構成的半導體裝置，能夠提供能夠提高可靠性的半導體裝置。

附圖說明

圖1是第一實施方式的半導體裝置的示意剖視圖。

圖2是第一實施方式的半導體裝置的示意俯視圖。

圖3是第一比較方式的半導體裝置的示意剖視圖。

圖4是第二比較方式的半導體裝置的示意剖視圖。

圖5至圖7是第一實施方式的半導體裝置的作用·效果的說明圖。

圖8是第二實施方式的半導體裝置的示意剖視圖。

圖9是第三實施方式的半導體裝置的示意剖視圖。

圖10是第四實施方式的半導體裝置的示意剖視圖。

具體實施方式

以下，參照附圖對本發(fā)明的實施方式進行說明。另外，在以下的說明中，對相同或類似的部件等附以同一符號，關于進行了一次說明的部件等，適當省略其說明。

在本說明書中、n⁺型、n型、n^－型的標記意味著，n型的雜質濃度按n⁺型、n型、n^－型的順序降低。此外，p⁺型、p型的標記意味著，p型的雜質濃度按p⁺型、p型的順序降低。

(第一實施方式)

本實施方式的半導體裝置具備：第一電極；第二電極；半導體基板，至少一部分設置在第一電極與第二電極之間，具有第一面和第二面，具有第一導電型的第一區(qū)域和多個第二導電型的第二區(qū)域，該多個第二導電型的第二區(qū)域與第一面相接觸地設置在第一電極的周圍；第一絕緣膜，設置在第二區(qū)域上，包含正電荷；以及第二絕緣膜，設置在第二區(qū)域上，包含負電荷。

圖1是本實施方式的半導體裝置的示意剖視圖。圖2是本實施方式的半導體裝置的示意俯視圖。圖2是表示半導體基板表面的雜質區(qū)域的圖案。圖1表示與圖2的AA’截面對應的截面。本實施方式的半導體裝置是縱型的PIN二極管100。PIN二極管100例如是耐壓為4.5kV以上的高耐壓二極管。耐壓并不限于4.5kV以上，例如能夠應 用于需要600V以上的耐壓的半導體裝置。

PIN二極管100具備元件區(qū)域及包圍元件區(qū)域的終端區(qū)域。元件區(qū)域作為在PIN二極管100的正向偏壓時主要流通電流的區(qū)域發(fā)揮功能。終端區(qū)域作為在PIN二極管100的反向偏壓時緩和對元件區(qū)域的端部施加的電場的強度并使PIN二極管100的元件耐壓提高的區(qū)域發(fā)揮功能。

PIN二極管100具備硅基板(半導體基板)10、陽極電極(第一電極)20、陰極電極(第二電極)22、第一層間絕緣膜(第一絕緣膜)24及第二層間絕緣膜(第二絕緣膜)26。半導體基板10具備n^－型的漂移區(qū)域(第一區(qū)域)12、p型的保護環(huán)區(qū)域(第二區(qū)域)14、p型的陽極區(qū)域16、n⁺型的陰極區(qū)域18、n型的緩沖區(qū)域19。

硅基板10具備第一面及與第一面對置的第二面。在圖1中，第一面是圖的上側的面，第二面是圖的下側的面。硅基板10的至少一部分設置在陽極電極20與陰極電極22之間。

n⁺型的陰極區(qū)域18設置在硅基板10內。n⁺型的陰極區(qū)域18與硅基板10的第二面相接觸而設置。

n⁺型的陰極區(qū)域18含有n型雜質。n型雜質例如是磷(P)或砷(As)。

n型的緩沖區(qū)域19設置在硅基板10內。n型的緩沖區(qū)域19與n⁺型的陰極區(qū)域18與第二面相反的面相接觸而設置。n型的緩沖區(qū)域19含有n型雜質。n型雜質例如是磷(P)或砷(As)。

n^－型的漂移區(qū)域12設置在硅基板10內。n^－型的漂移區(qū)域12設置在n型的緩沖區(qū)域19與第一面之間。

n^－型的漂移區(qū)域12含有n型雜質。n型雜質例如是磷(P)或砷(As)。

p型的陽極區(qū)域16設置在硅基板10內。p型的陽極區(qū)域16設置在元件區(qū)域。p型的陽極區(qū)域16與硅基板10的第一面相接觸而設置。

p型的陽極區(qū)域16含有p型雜質。p型雜質例如是硼(B)。

p型的保護環(huán)區(qū)域14在硅基板10內設置多個。p型的保護環(huán)區(qū)域14設置在終端區(qū)域。p型的保護環(huán)區(qū)域14與硅基板10的第一面 相接觸而設置。p型的保護環(huán)區(qū)域14設置在n^－型的漂移區(qū)域12與硅基板10的第一面之間。

此外，如圖2所示，p型的保護環(huán)區(qū)域14設置在陽極電極20與硅基板10的第一面相接觸的區(qū)域30及陽極區(qū)域16的周圍。p型的保護環(huán)區(qū)域14具備包圍區(qū)域30及陽極區(qū)域16的環(huán)狀的形狀。

p型的保護環(huán)區(qū)域14含有p型雜質。p型雜質例如是硼(B)。

在圖1、圖2中，設p型的保護環(huán)區(qū)域14的數量為3個，但p型的保護環(huán)區(qū)域14的數量不必須限定為3個。p型的保護環(huán)區(qū)域14的數量相應于PIN二極管100所要求的耐壓等級等而決定。p型的保護環(huán)區(qū)域14的數量例如是10個以上30個以下。

此外，在圖1、圖2中，將p型的保護環(huán)區(qū)域14的寬度和其間隔設為一定的值，但p型保護環(huán)區(qū)域14的寬度、其間隔并不限定于一定的值。p型保護環(huán)區(qū)域14的寬度和間隔相應于PIN二極管100所要求的耐壓等級等而決定。p型保護環(huán)區(qū)域14的間隔例如能夠為，在離元件區(qū)域近一側窄，并隨著遠離元件區(qū)域而變寬。

例如，PIN二極管100的芯片尺寸是10mm見方程度，陽極區(qū)域16是7mm見方程度，陽極區(qū)域16的周圍的終端區(qū)域的寬度是1.5mm左右。

第一層間絕緣膜24設置在硅基板10的第一面上。第一層間絕緣膜24設置在p型的保護環(huán)區(qū)域14上。

第一層間絕緣膜24在膜中包含正電荷。正電荷的量例如是1E10cm^－2以上1E12cm^－2以下。第一層間絕緣膜24例如是氧化物膜。第一層間絕緣膜24例如是硅氧化膜。

第一層間絕緣膜24的膜厚例如是0.1μm以上2.0μm以下。

第一層間絕緣膜24例如是通過使用TEOS(Tetraethyl orthosilicate；正硅酸乙酯)作為源氣體的CVD(Chemical Vapor Deposition；化學氣相沉淀)法形成的硅氧化膜。使用TEOS作為源氣體通過CVD法形成的硅膜在膜中包含正電荷。

第一層間絕緣膜24例如也可以是將硅烷(SiH₄)作為源氣體通過PECVD(Plasma Enhanced CVD；等離子體增強化學氣相沉淀)法 形成的硅氧化膜。將硅烷(SiH₄)作為源氣體通過PECVD法形成的硅氧化膜在膜中包含正電荷。

第二層間絕緣膜26設置在硅基板10的第一面上。第二層間絕緣膜26設置在p型的保護環(huán)區(qū)域14上。在本實施方式中，第二層間絕緣膜26在第一層間絕緣膜24上與第一層間絕緣膜24相接觸而設置。

第二層間絕緣膜26在膜中包含負電荷。負電荷的量例如是1E10cm^－2以上1E12cm^－2以下。第二層間絕緣膜26例如是氧化物膜。第二層間絕緣膜26例如是硅氧化膜。

第二層間絕緣膜26的膜厚例如是0.1μm以上2.0μm以下。

第二層間絕緣膜26例如是將硅烷(SiH₄)作為源氣體通過HDP－CVD(High Density Plasma－CVD；高密度等離子體化學氣相沉淀)法形成的硅氧化膜。將硅烷(SiH₄)作為源氣體通過HDP－CVD法形成的硅氧化膜在膜中包含負電荷。

HDP－CVD法在膜沉積的同時進行濺射。因此，尤其可抑制基底的凸部的角部的膜沉積，膜表面的平坦性提高。

第一層間絕緣膜24及第二層間絕緣膜26中的電荷的極性及電荷的量能夠通過C－V(Capacitance－Voltage；電容電壓)法求出。例如，通過蝕刻使所期望的層間絕緣膜的表面而形成金屬電極，使用C－V法對平帶電壓的偏移進行測定，從而能夠求出電荷的極性及電荷的量。

在第一層間絕緣膜24是使用TEOS作為源氣體通過CVD法形成的硅膜，且第二層間絕緣膜26是將硅烷(SiH₄)作為源氣體通過HDP－CVD法形成的硅氧化膜的情況下，第一層間絕緣膜24的碳濃度比第二層間絕緣膜26的碳濃度高。此外，第一層間絕緣膜24的水分(OH)濃度比第二層間絕緣膜26的水分(OH)濃度高。

第一層間絕緣膜24及第二層間絕緣膜26中的碳濃度例如能夠通過SIMS(Secondary Ion Mass Spectrometry；二次離子質譜法)測定。第一層間絕緣膜24及第二層間絕緣膜26中的水分(OH)濃度例如能夠通過FTIR(Fourier Transform Infrared Spectroscopy；傅里葉變換紅外光譜)測定。

陽極電極20設置在硅基板10上。陽極電極20與硅基板10的第一面的一部分相接觸而設置。

陽極電極20與陽極區(qū)域16相接觸而設置。陽極電極20與陽極區(qū)域16之間的接觸是歐姆接觸。

陽極電極20是金屬。陽極電極20例如是鈦(Ti)和氮化鈦(TiN)和鋁(Al)的層壓膜。

陰極電極22與硅基板10的第二面相接觸而設置。

陰極電極22與陰極區(qū)域18相接觸而設置。陰極電極22與陰極區(qū)域18之間的接觸是歐姆接觸。

陰極電極22是金屬。陰極電極22例如是鈦(Ti)和鎳(Ni)和銀(Ag)的層壓膜。

接下來，對本實施方式的半導體裝置的作用及效果進行說明。

圖3是第一比較方式的半導體裝置的示意剖視圖。圖4是第二比較方式的半導體裝置的示意剖視圖。圖5、圖6及圖7是本實施方式的半導體裝置的作用·效果的說明圖。

第一比較方式的半導體裝置是縱型的PIN二極管800。PIN二極管800與本實施方式的PIN二極管100的不同點在于，層間絕緣膜是第一層間絕緣膜24的單層膜，即是包含正電荷的絕緣膜的單層膜。另外，PIN二極管800的第一層間絕緣膜24的膜厚，與本實施方式的PIN二極管100的第一層間絕緣膜24和第二層間絕緣膜26的合計膜厚相等。

第二比較方式的半導體裝置是縱型的PIN二極管900。PIN二極管900與本實施方式的PIN二極管100的不同點在于，層間絕緣膜是第二層間絕緣膜26的單層膜，即是包含負電荷的絕緣膜的單層膜。另外，PIN二極管900的第二層間絕緣膜26的膜厚，與本實施方式的PIN二極管100的第一層間絕緣膜24和第二層間絕緣膜26的合計膜厚相等。

在第一比較方式的PIN二極管800、第二比較方式的PIN二極管900中，通過BT(Bias&Temperature)試驗產生耐壓的下降、漏電流的增加。BT試驗施加高溫并且施加反向偏壓的應力。另一方面，在 本實施方式的PIN二極管100中，即使在相同的條件下進行BT試驗，也可抑制耐壓的下降、漏電流的變動。

圖5是表示第一比較方式的終端區(qū)域中的反向偏壓時的電場強度分布的示意圖。表示PIN二極管800的終端區(qū)域的示意剖視圖和電場強度分布。虛線是應力施加前的電場強度分布，實線是應力施加后的電場強度分布。

施加應力前，在終端區(qū)域內表示大致均勻的電場強度分布。另一方面，應力施加后，終端區(qū)域的電場強度分布變得不均勻。尤其在遠離元件區(qū)域的終端區(qū)域的外周部，電場強度變強。在絕緣膜所包含的正電荷多、外周部的電場強度大于某閾值的情況下，發(fā)生PIN二極管800的耐壓的下降及漏電流的增加?；蛘撸诔私^緣膜所包含的正電荷的影響以外還由于外來電荷、界面電荷的影響，外周部的電場強度大于某閾值的情況下，發(fā)生PIN二極管800的耐壓的下降及漏電流的增加。

該電場強度分布的變化，被認為是由于第一絕緣膜24中的正電荷在對第一絕緣膜24施加的電場中移動而產生的。

圖6是表示第二比較方式的終端區(qū)域中的反向偏壓時的電場強度分布的示意圖。表示PIN二極管900的終端區(qū)域的示意剖視圖和電場強度分布。虛線是應力施加前的電場強度分布，實線是應力施加后的電場強度分布。

施加應力前，在終端區(qū)域內表示大致均勻的電場強度分布。另一方面，應力施加后，終端區(qū)域的電場強度分布變得不均勻。尤其是在距元件區(qū)域近的終端區(qū)域的內周部，電場強度變強。在絕緣膜所包含的負電荷多、內周部的電場強度大于某閾值的情況下，發(fā)生PIN二極管900的耐壓的下降及漏電流的增加?；蛘?，在除了絕緣膜所包含的負電荷的影響以外，還由于外來電荷、界面電荷的影響，內周部的電場強度大于某閾值的情況下，發(fā)生PIN二極管900的耐壓的下降及漏電流的增加。

該電場強度分布的變化，被認為是由于第二絕緣膜26中的負電荷在對第二絕緣膜26施加的電場中移動而產生的。

圖7是表示本實施方式的終端區(qū)域中的反向偏壓時的電場強度分布的示意圖。表示PIN二極管100的終端區(qū)域的示意剖視圖和電場強度分布。虛線是應力施加前的電場強度分布，實線是應力施加后的電場強度分布。

施加應力前，在終端區(qū)域內表示大致均勻的電場強度分布。另一方面，應力施加后，終端區(qū)域的電場強度分布變得不均勻，電場強度變強的位置分散在終端區(qū)域的外周部和內周部。因此，與第一及第二比較方式相比，終端區(qū)域的最大電場強度變低。因此，PIN二極管100的耐壓的下降及漏電流的增加得以抑制。這樣能夠使終端區(qū)域的最大電場強度降低，因此即使界面電荷、外來電荷存在，終端區(qū)域中的電場強度也不會超過閾值，PIN二極管100的耐壓的下降及漏電流的增加得以抑制。

以上，根據本實施方式的PIN二極管100，應力施加后的電場強度的變化得以抑制，可靠性提高。

(第二實施方式)

本實施方式的半導體裝置為，第一絕緣膜與第二絕緣膜的上下位置逆轉，除此點以外與第一實施方式相同。因此，關于與第一實施方式重復的內容，省略記述。

圖8是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置是縱型的PIN二極管200。

PIN二極管200具備硅基板(半導體基板)10、陽極電極(第一電極)20、陰極電極(第二電極)22、第一層間絕緣膜(第一絕緣膜)24及第二層間絕緣膜(第二絕緣膜)26。半導體基板10具備n^－型的漂移區(qū)域(第一區(qū)域)12、p型的保護環(huán)區(qū)域(第二區(qū)域)14、p型的陽極區(qū)域16及n⁺型的陰極區(qū)域18。

第一層間絕緣膜24在第二層間絕緣膜26上與第二層間絕緣膜26相接觸而設置。

根據本實施方式的PIN二極管200，通過與第一實施方式同樣的作用，應力施加后的電場強度的變化得以抑制，可靠性提高。

(第三實施方式)

本實施方式的半導體裝置還具備設置在第一絕緣膜及第二絕緣膜與半導體基板之間的第三絕緣膜，除此點以外與第一實施方式相同。因此，關于與第一實施方式重復的內容，省略記述。

圖9是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置是縱型的PIN二極管300。

PIN二極管300具備硅基板(半導體基板)10、陽極電極(第一電極)20、陰極電極(第二電極)22、第一層間絕緣膜(第一絕緣膜)24及第二層間絕緣膜(第二絕緣膜)26。半導體基板10具備n^－型的漂移區(qū)域(第一區(qū)域)12、p型的保護環(huán)區(qū)域(第二區(qū)域)14、p型的陽極區(qū)域16及n⁺型的陰極區(qū)域18。PIN二極管300還具備表面氧化膜(第三絕緣膜)32。

表面氧化膜32設置在第一層間絕緣膜24及第二層間絕緣膜26與硅基板10之間。表面氧化膜32在硅基板10的第一面上與第一面相接觸而設置。

表面氧化膜32例如是硅的熱氧化膜。表面氧化膜32的膜厚例如是0.01μm以上0.1μm以下。

根據本實施方式的PIN二極管300，通過與第一實施方式同樣的作用，應力施加后的電場強度的變化得以抑制，可靠性提高。

在本實施方式中，對具有第一絕緣膜至第三絕緣膜的構造進行了說明。絕緣膜的層數并不限于此，也能夠將包含多個正電荷的絕緣膜層壓。此外，也能夠將包含多個負電荷的絕緣膜層壓。

(第四實施方式)

本實施方式的半導體裝置與第一實施方式的不同點在于，半導體裝置是IGBT(Insulated Gate Bipolar Transistor；絕緣柵雙極型晶體管)。以下，關于與第一實施方式重復的內容，省略記述。

圖10是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置是縱型的IGBT400。本實施方式的半導體裝置是使導通狀態(tài)的n型的漂移區(qū)域中的蓄積載流子密度在發(fā)射極側增大的構造的IEGT(Injection Enhanced Gate Transistor；注入增強柵晶體管)。IGBT400例如是PPI(Press Pack IEGT)用的、耐壓為4.5kV以上的 高耐壓IEGT。PPI通過壓接來實現全部的電連接。耐壓不限于4.5kV以上，能夠應用于需要例如600V以上的耐壓的半導體裝置。

IGBT400具備元件區(qū)域及包圍元件區(qū)域的終端區(qū)域。元件區(qū)域作為在IGBT400的導通動作時主要流通電流的區(qū)域發(fā)揮功能。終端區(qū)域作為在IGBT400的截止動作時緩和對元件區(qū)域的端部施加的電場的強度并使IGBT400的元件耐壓提高的區(qū)域發(fā)揮功能。

IGBT400具備：硅基板(半導體基板)10、發(fā)射極電極(第一電極)40、集電極電極(第二電極)42、柵極絕緣膜44、柵極電極46、場板電極48、表面絕緣膜(第三絕緣膜)50、第一層間絕緣膜(第一絕緣膜)24、第二層間絕緣膜(第二絕緣膜)26及保護膜52。半導體基板10具備：n^－型的漂移區(qū)域(第一區(qū)域)12、p型的保護環(huán)區(qū)域(第二區(qū)域)14、p型的基極區(qū)域54、p型的漂移區(qū)域56、n⁺型的發(fā)射極區(qū)域58、及p⁺型的集電極區(qū)域60。

硅基板10具備第一面及與第一面對置的第二面。在圖10中，第一面是圖的上側的面，第二面是圖的下側的面。硅基板10的至少一部分設置在發(fā)射極電極40與集電極電極42之間。

p⁺型的集電極區(qū)域60設置在硅基板10內。p⁺型的集電極區(qū)域60與硅基板10的第二面相接觸而設置。

p⁺型的集電極區(qū)域60含有p型雜質。p型雜質例如是硼(B)。

n型的緩沖區(qū)域61設置在硅基板10內。n型的緩沖區(qū)域61與p⁺型的集電極區(qū)域的與第二面相反一側的面相接觸而設置。

n型的緩沖區(qū)域61含有n型雜質。n型雜質例如是磷(P)或砷(As)。

n^－型的漂移區(qū)域12設置在硅基板10內。n^－型的漂移區(qū)域12設置在n型緩沖區(qū)域61與第一面之間。

n^－型的漂移區(qū)域12含有n型雜質。n型雜質例如是磷(P)或砷(As)。

p型的基極區(qū)域54及p型的漂移區(qū)域56設置在硅基板10內。p型的基極區(qū)域54及p型的漂移區(qū)域56設置在元件區(qū)域。p型的基極區(qū)域54及p型的漂移區(qū)域56設置在n^－型的漂移區(qū)域12與第一面之 間。

p型的基極區(qū)域54及p型的漂移區(qū)域56含有p型雜質。p型雜質例如是硼(B)。

n⁺型的發(fā)射極區(qū)域58設置在硅基板10內。n⁺型的發(fā)射極區(qū)域58設置在元件區(qū)域。n⁺型的發(fā)射極區(qū)域58設置在p型的基極區(qū)域54與第一面之間。n⁺型的發(fā)射極區(qū)域58與柵極絕緣膜44和第一面相接觸而設置。

n⁺型的發(fā)射極區(qū)域58含有n型雜質。n型雜質例如是磷(P)或砷(As)。

柵極絕緣膜44設置于在硅基板10內設置的溝道的內表面。溝道設置在元件區(qū)域。柵極絕緣膜44例如是硅氧化膜。

柵極電極46設置于在硅基板10內設置的溝道內。柵極電極46設置在柵極絕緣膜44上。柵極電極46例如是摻雜了n型雜質的多晶硅。

p型的保護環(huán)區(qū)域14在硅基板10內設置多個。p型的保護環(huán)區(qū)域14設置在終端區(qū)域。p型的保護環(huán)區(qū)域14與硅基板10的第一面相接觸而設置。p型的保護環(huán)區(qū)域14設置在n^－型的漂移區(qū)域12與硅基板10的第一面之間。

此外，如圖10所示，p型的保護環(huán)區(qū)域14設置在發(fā)射極電極40與硅基板10的第一面相接觸的區(qū)域的周圍。p型的保護環(huán)區(qū)域14具備包圍元件區(qū)域的環(huán)狀的形狀。

p型的保護環(huán)區(qū)域14含有p型雜質。p型雜質例如是硼(B)。

在圖10中，設p型的保護環(huán)區(qū)域14的數量為2個，但p型的保護環(huán)區(qū)域14的數量并不必須限定于2個。p型的保護環(huán)區(qū)域14的數量相應于IGBT400要求的耐壓等級等而決定。p型的保護環(huán)區(qū)域14的數量例如是10個以上30個以下。

此外，在圖10中將p型的保護環(huán)區(qū)域14的寬度設為一定的值，但p型保護環(huán)區(qū)域14的寬度、其間隔并不限定于一定的值。在p型保護環(huán)區(qū)域14的寬度和間隔相應于IGBT400要求的耐壓等級等而決定。p型保護環(huán)區(qū)域14的間隔例如能夠為，在距元件區(qū)域近一側窄， 并隨著遠離元件區(qū)域而變寬。

表面絕緣膜50在硅基板10的第一面上與第一面相接觸而設置。表面絕緣膜50例如是使用TEOS作為源氣體通過CVD法形成的硅膜。表面絕緣膜50的膜厚例如是0.1μm以上2.0μm以下。

場板電極48設置在表面絕緣膜50上。場板電極48在設置在表面絕緣膜50的開口部的底部與p型的保護環(huán)區(qū)域14相接觸。場板電極48是浮動的。場板電極48具備緩和終端區(qū)域的電場的功能。

第一層間絕緣膜24設置在硅基板10的第一面上。第一層間絕緣膜24設置在p型的保護環(huán)區(qū)域14上。第一層間絕緣膜24設置在場板電極48上。

第一層間絕緣膜24在膜中包含正電荷。正電荷的量例如是1E10cm^－2以上1E12cm^－2以下。第一層間絕緣膜24例如是氧化物膜。第一層間絕緣膜24例如是硅氧化膜。

第一層間絕緣膜24的膜厚例如是0.1μm以上2.0μm以下。

第二層間絕緣膜26設置在硅基板10的第一面上。第二層間絕緣膜26設置在p型的保護環(huán)區(qū)域14上。在本實施方式中，第二層間絕緣膜26在第一層間絕緣膜24上與第一層間絕緣膜24相接觸而設置。

第二層間絕緣膜26在膜中包含負電荷。負電荷的量例如是1E10cm^－2以上1E12cm^－2以下。第二層間絕緣膜26例如是氧化物膜。第二層間絕緣膜26例如是硅氧化膜。

第二層間絕緣膜26的膜厚例如是0.1μm以上2.0μm以下。

發(fā)射極電極40設置在硅基板10上。發(fā)射極電極40與硅基板10的第一面的一部分相接觸而設置。

發(fā)射極電極40與n⁺型的發(fā)射極區(qū)域58相接觸而設置。發(fā)射極電極40與n⁺型的發(fā)射極區(qū)域58之間的接觸是歐姆接觸。

發(fā)射極電極40具備下部電極40a及上部電極40b。在下部電極40a與上部電極40b之間的一部分，設置第一層間絕緣膜24和第二層間絕緣膜26。

發(fā)射極電極40中，下部電極40a及上部電極40b都是金屬。下部電極40a及上部電極40b例如是鈦(Ti)和氮化鈦(TiN)和鋁(Al) 的層壓膜。

集電極電極42與硅基板10的第二面相接觸而設置。

集電極電極42與集電極區(qū)域60相接觸而設置。集電極電極42與集電極區(qū)域60之間的接觸是歐姆接觸。

集電極電極42是金屬。集電極電極42例如是含有硅的鋁(AlSi)和鈦(Ti)和鎳(Ni)和銀(Ag)的層壓膜。

保護膜52形成在第二層間絕緣膜26上。保護膜52例如是樹脂膜。保護膜52例如是聚酰亞胺膜。

本實施方式的IGBT400也與第一實施方式的PIN二極管100同樣地，在終端區(qū)域具備包含正電荷的第一層間絕緣膜24及包含負電荷的第二層間絕緣膜26。因此，通過與第一實施方式同樣的作用，應力施加后的電場強度的變化得以抑制，可靠性提高。

另外，由于表面絕緣膜50被場板電極48分割，表面絕緣膜50中的電荷的移動受抑制。因此，由表面絕緣膜50的電荷的移動引起的終端區(qū)域的電場強度分布的變動較小，能夠無視。

在第一至第四實施方式中，作為半導體裝置，以PIN二極管及IGBT為例進行了說明，但本發(fā)明也能夠應用于肖特基勢壘二極管、MOSFET(Metal Oxide Semiconductro Field Effect Transistor)等其他的半導體裝置。

在第一至第四實施方式中，作為第一絕緣膜及第二絕緣膜，例示了硅氧化膜。但是，第一絕緣膜及第二絕緣膜并不限于硅氧化膜。例如，第一絕緣膜或第二絕緣膜也能夠應用硅氮化膜、硅氮氧化膜等。此外，例如，第一絕緣膜或第二絕緣膜也能夠應用鉿氧化膜、鋁氧化膜、鋯氧化膜等High－k膜。

在第一至第四實施方式中，以第一導電型為n型、第二導電型為p型的情況為例進行了說明，但本發(fā)明也能夠應用于第一導電型是p型、第二導電型是n型的半導體裝置中。

在第一至第四實施方式中，作為半導體基板，以硅基板為例進行了說明，但作為半導體基板，也能夠應用碳化硅基板、氮化物半導體基板等其他的半導體基板。

對本發(fā)明的幾個實施方式進行了說明，但這些實施方式是作為例子而提示的，無意限定發(fā)明的范圍。所述半導體裝置當然能夠以其他各種方式實施，在不脫離發(fā)明的主旨的范圍，能夠進行各種省略、置換、變更。這些實施方式及其變形包含于發(fā)明的范圍及主旨中，并且包含于專利請求的范圍所記載的發(fā)明及其等同的范圍中。