本發(fā)明涉及半導(dǎo)體器件，例如涉及應(yīng)用于半導(dǎo)體芯片等多個(gè)半導(dǎo)體部件經(jīng)由中介層相互電連接的半導(dǎo)體器件的有效技術(shù)。

背景技術(shù)：

日本特開2015-50314號(hào)公報(bào)(專利文獻(xiàn)1)中記載有如下實(shí)施方式：將布線薄膜粘貼于布線基板的芯片搭載面，并在布線薄膜上對(duì)多個(gè)半導(dǎo)體芯片進(jìn)行相對(duì)配置。

另外，下述非專利文獻(xiàn)1的圖1中記載有如下半導(dǎo)體器件：第1半導(dǎo)體部件和第2半導(dǎo)體部件經(jīng)由具有多個(gè)通孔布線的布線基板而電連接。

專利文獻(xiàn)1：日本特開2015-50314號(hào)公報(bào)

非專利文獻(xiàn)1：taijisakai、外9名、“designanddemonstrationoflarge2.5dglassinterposerforhighbandwidthapplications”、proceedingoftheieeecpmtsymposiumjapan2014、p.138-p.141

技術(shù)實(shí)現(xiàn)要素：

存在經(jīng)由中介層將多個(gè)半導(dǎo)體部件相互電連接而在半導(dǎo)體部件之間進(jìn)行信號(hào)傳送的技術(shù)。另外，若在中介層設(shè)置有多個(gè)布線層，則易于對(duì)將多個(gè)半導(dǎo)體部件之間連接的布線進(jìn)行布設(shè)，因此能夠增加布線路徑的數(shù)量。然而，已知若為了增加上述布線路徑的數(shù)量而增大設(shè)置于中介層的多個(gè)布線的配置密度，則從信號(hào)傳送的可靠性的觀點(diǎn)來看則存在問題。

通過本說明書的記述以及附圖會(huì)使得其他問題和新的特征變得明朗。

一個(gè)實(shí)施方式的半導(dǎo)體器件具有經(jīng)由中介層而相互電連接的第1半導(dǎo)體部件以及第2半導(dǎo)體部件。上述中介層具有多個(gè)第1信號(hào)布線路徑、以及路徑距離比上述多個(gè)第1信號(hào)布線路徑各自的路徑距離短的多個(gè)第2信號(hào)布線路徑。另外，上述第1半導(dǎo)體部件具備沿第1方向按順序排列的第1電極、第2電極以及第3電極。另外，上述第2半導(dǎo)體部件包括沿上述第1方向按順序排列的第4電極、第5電極以及第6電極。另外，上述第1電極經(jīng)由上述第1信號(hào)布線路徑而與上述第4電極連接，上述第2電極經(jīng)由上述第1信號(hào)布線路徑而與上述第5電極連接，上述第3電極經(jīng)由上述第1信號(hào)布線路徑而與上述第6電極連接。

發(fā)明效果

根據(jù)上述一個(gè)實(shí)施方式，能夠提高半導(dǎo)體器件的可靠性。

附圖說明

圖1是一個(gè)實(shí)施方式的半導(dǎo)體器件的俯視圖。

圖2是圖1所示的半導(dǎo)體器件的仰視圖。

圖3是沿著圖1的a-a線的剖視圖。

圖4是示出將圖1～圖3所示的半導(dǎo)體器件搭載于安裝基板時(shí)的電路結(jié)構(gòu)例的說明圖。

圖5是圖3所示的中介層的周緣部的一部分的放大剖視圖。

圖6是示意性地示出將圖4所示的邏輯芯片和存儲(chǔ)芯片連接的信號(hào)傳送路徑的布局的例子的說明圖。

圖7是示意性地示出圖6所示的多個(gè)電極、多個(gè)通孔布線以及將多個(gè)電極之間電連接的布線的平面布局的例子的說明圖。

圖8是示意性地示出將圖7所示的多個(gè)通孔布線之間電連接的布線的布局的例子的說明圖。

圖9是示意性地示出作為相對(duì)于圖5～圖8所示的半導(dǎo)體器件的變形例的半導(dǎo)體器件的主要部分的剖視圖。

圖10是示意性地示出圖9所示的中介層所具備的第1層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖11是示意性地示出圖9所示的中介層所具備的第2層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖12是示意性地示出圖9所示的中介層所具備的第3層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖13是示意性地示出圖9所示的中介層所具備的第4層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖14是示意性地示出圖9所示的中介層所具備的第5層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖15是示意性地示出圖9所示的中介層所具備的第6層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖16是示意性地示出圖9所示的中介層所具備的第7層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖17是示意性地示出圖9所示的中介層所具備的第8層的布線層的信號(hào)傳送路徑的布局例的說明圖。

圖18是圖16中的a部的放大俯視圖。

圖19是示意性地示出圖16及圖17所示的信號(hào)傳送用的布線的布局的放大俯視圖。

圖20是示出將作為相對(duì)于圖4所示的半導(dǎo)體器件的變形例的半導(dǎo)體器件搭載于安裝基板時(shí)的電路結(jié)構(gòu)例的說明圖。

圖21是示意性地示出圖20所示的電路結(jié)構(gòu)中的電源布線以及基準(zhǔn)電位布線的連接方法的例子的說明圖。

圖22是示出相對(duì)于圖21的變形例的說明圖。

圖23是示出圖21所示的邏輯芯片的電極的排列例的主要部分放大剖視圖。

圖24是示出圖22所示的邏輯芯片的電極的排列例的主要部分放大剖視圖。

圖25是示出相對(duì)于圖21的變形例的剖視圖。

圖26是示出利用圖1～圖25說明的半導(dǎo)體器件的制造工序的概況的說明圖。

圖27是示出針對(duì)圖6的研究例的說明圖。

具體實(shí)施方式

(本申請(qǐng)的記載形式、基本用語、用法的說明)

在本申請(qǐng)中，為了便于說明，根據(jù)需要分為多個(gè)章節(jié)等而對(duì)實(shí)施方式進(jìn)行記載，除了特別明確表示出并非如此的主旨的情況以外，這些章節(jié)并非相互獨(dú)立存在的，無論記載的先后順序如何，單個(gè)例子的各部分、一方是另一方的一部分詳細(xì)內(nèi)容、或者一部分或全部的變形例等。另外，原則上對(duì)于同樣的部分而省略重復(fù)的說明。另外，除了特別明確表示出并非如此的主旨的情況、理論上限定于該數(shù)量的情況以及根據(jù)上下文邏輯關(guān)系明確可知并非如此的情況以外，實(shí)施方式中的各結(jié)構(gòu)要素并非必不可少。

同樣，在實(shí)施方式等的記載中，關(guān)于材料、組分等，即使說是“由a構(gòu)成的x”等，除了特別明確表示出并非如此的主旨的情況以及根據(jù)上下文邏輯關(guān)系明確可知并非如此的情況以外，并不排除包括a以外的要素的結(jié)構(gòu)。例如，若言及成分，意味著“包含a作為主要成分的x”等。例如，即使說是“硅部件”等，也并不限定于純硅，當(dāng)然還包括sige(硅鍺)合金、其他以硅為主要成分的多元合金、含有其他添加物等的部件。另外，即使說是金鍍層、cu層、鎳鍍層等，除了特別明確表示出并非如此的主旨的情況以外，不僅設(shè)為純粹的物質(zhì)，還設(shè)為包含分別以金、cu、鎳等為主要成分的部件。

而且，即使在提及特定的數(shù)值、數(shù)量時(shí)，除了特別明確表示出并非如此的主旨的情況、理論上限定于該數(shù)量的情況以及根據(jù)上下文邏輯關(guān)系明確可知并非如此的情況以外，也可以是超過該特定的數(shù)值的數(shù)值，還可以是小于該特定的數(shù)值的數(shù)值。

另外，在實(shí)施方式的各圖中，由相同或相似的附圖標(biāo)記或參照編號(hào)來表示同一部分或同樣的部分，原則上不重復(fù)說明。

另外，在附圖中，有時(shí)在變得繁瑣的情況下或者與空隙之間的區(qū)別明顯的情況下，即使在剖面中也將影線等省略。與此相關(guān)地，有時(shí)在根據(jù)說明等能明確可知的情況等下，即便是在平面中閉合的孔，也將背景的輪廓線省略。而且，有時(shí)即便不是剖面，為了明確表示并非空隙、或者為了明確示出區(qū)域的邊界，也標(biāo)注影線或點(diǎn)圖案。

＜關(guān)于中介層＞

作為半導(dǎo)體封裝的方式之一，存在半導(dǎo)體芯片、或者層疊有多個(gè)半導(dǎo)體芯片的半導(dǎo)體芯片層疊體等半導(dǎo)體部件搭載于布線基板上的半導(dǎo)體器件。另外，近年來，與針對(duì)半導(dǎo)體部件的小型化的要求、或者高性能化的要求相應(yīng)地，半導(dǎo)體部件所具有的電極呈現(xiàn)出高密度化的趨勢(shì)。在將高密度地排列有多個(gè)電極的半導(dǎo)體部件搭載于布線基板的情況下，在大多數(shù)情況下通過所謂的倒裝芯片連接方式進(jìn)行搭載，該倒裝芯片連接方式為，使半導(dǎo)體部件所具備的多個(gè)電極和布線基板所具備的多個(gè)端子進(jìn)行相對(duì)配置，并經(jīng)由焊料等導(dǎo)電性部件對(duì)其進(jìn)行電連接。

然而，在倒裝芯片連接方式的情況下，需要使半導(dǎo)體部件所具備的多個(gè)電極的配置密度、和布線基板所具備的配置密度一致，但有時(shí)使上述多個(gè)電極和上述多個(gè)端子分別進(jìn)行相對(duì)配置很困難。作為其對(duì)策，以下方法較為有效，即，將中介層(中繼基板)設(shè)置于半導(dǎo)體部件與布線基板之間，在中介層進(jìn)行布線的布設(shè)，由此經(jīng)由中介層而將半導(dǎo)體部件和布線基板電連接。

另外，存在如下技術(shù)：將多個(gè)半導(dǎo)體部件搭載于一個(gè)半導(dǎo)體封裝內(nèi)，并在多個(gè)半導(dǎo)體部件之間進(jìn)行信號(hào)傳送。例如，在以下說明中，舉例說明的半導(dǎo)體器件具有：存儲(chǔ)芯片(第2半導(dǎo)體部件)，其形成有存儲(chǔ)電路；以及邏輯芯片(第1半導(dǎo)體部件)，其形成有對(duì)存儲(chǔ)芯片的存儲(chǔ)電路的動(dòng)作進(jìn)行控制的控制電路、運(yùn)算處理電路。將像這樣在一個(gè)封裝內(nèi)形成有系統(tǒng)的半導(dǎo)體器件稱為sip(systeminpackage：系統(tǒng)級(jí)封裝)。另外，將在一個(gè)封裝內(nèi)搭載有多個(gè)半導(dǎo)體芯片的半導(dǎo)體器件稱為mcm(multichipmodule：多芯片模塊)。

在sip類型的半導(dǎo)體器件中，本申請(qǐng)的發(fā)明人對(duì)將多個(gè)半導(dǎo)體部件搭載于中介層上的技術(shù)進(jìn)行了研究。經(jīng)由中介層將以下說明中說明的半導(dǎo)體器件所具有的存儲(chǔ)芯片和邏輯芯片電連接，由此在一個(gè)封裝內(nèi)形成系統(tǒng)。

在sip類型的半導(dǎo)體器件中，有時(shí)在搭載于一個(gè)封裝內(nèi)的多個(gè)半導(dǎo)體部件之間進(jìn)行信號(hào)傳送。將該多個(gè)半導(dǎo)體部件之間連接的多個(gè)信號(hào)傳送路徑中包括多個(gè)如下信號(hào)傳送路徑：只要將多個(gè)半導(dǎo)體部件之間連接即可，可以不與半導(dǎo)體封裝的外部連接。

在該情況下，若能夠在中介層設(shè)置將多個(gè)半導(dǎo)體部件之間連接的多個(gè)信號(hào)傳送路徑，則能夠降低布線基板的布線的配置密度。因此，能夠使布線基板的構(gòu)造簡(jiǎn)化?；蛘撸鶕?jù)信號(hào)傳送的可靠性的觀點(diǎn)，優(yōu)選縮短信號(hào)傳送路徑。特別是在實(shí)現(xiàn)信號(hào)傳送的高頻化的情況下，通過縮短信號(hào)傳送路徑而提高信號(hào)傳送的可靠性的效果較大。

但是，若伴隨著半導(dǎo)體部件各自的端子數(shù)的增加而使得設(shè)置于中介層的信號(hào)傳送路徑的數(shù)量增加，則中介層的各布線路徑的布設(shè)會(huì)變得復(fù)雜化。因此，例如因形成于中介層的多個(gè)信號(hào)傳送路徑之間的串?dāng)_噪聲的影響增大等理由而得知信號(hào)傳送的可靠性降低。因此，本申請(qǐng)的發(fā)明人對(duì)提高形成于中介層的多個(gè)布線路徑的傳送可靠性的技術(shù)進(jìn)行了研究。

以下，利用附圖而詳細(xì)說明針對(duì)本申請(qǐng)的發(fā)明人發(fā)現(xiàn)的上述問題的技術(shù)。

＜半導(dǎo)體器件的概況＞

首先，利用圖1～圖4對(duì)本實(shí)施方式的半導(dǎo)體器件的構(gòu)造的概況進(jìn)行說明。圖1是本實(shí)施方式的半導(dǎo)體器件的俯視圖，圖2是圖1所示的半導(dǎo)體器件的仰視圖。另外，圖3是沿著圖1中的a-a線的剖視圖。另外，圖4是示出將圖1～圖3所示的半導(dǎo)體器件搭載于安裝基板時(shí)的電路結(jié)構(gòu)例的說明圖。

此外，在圖2及圖3中，為了易于觀察，示出了較少的端子數(shù)。然而，對(duì)于端子的數(shù)量，除了圖2及圖3所示的方式以外，存在各種變形例。例如，圖2所示的焊錫球(solderingball)11的數(shù)量可以多于圖2中示出的數(shù)量。特別是在本申請(qǐng)中，對(duì)解決使得將多個(gè)半導(dǎo)體芯片30之間電連接的布線路徑的數(shù)量增加時(shí)所產(chǎn)生的問題的技術(shù)進(jìn)行說明。因此，圖3所示的多個(gè)半導(dǎo)體芯片30的端子數(shù)例如分別為超過1000個(gè)的數(shù)量。

另外，在本實(shí)施方式中，圖3所示的布線基板10以及中介層20a分別具有多個(gè)布線層。然而，在圖3中，為了易于觀察，示意性地示出了形成于各布線層的多個(gè)布線中的一部分。另外，在圖4所示的例子中，舉例示出了半導(dǎo)體器件pkg1所具有的多個(gè)傳送路徑中的具有代表性的傳送路徑。

如圖1及圖3所示，本實(shí)施方式的半導(dǎo)體器件pkg1具有：布線基板(封裝基板)10；中介層(中繼基板)20a，其搭載于布線基板10上；以及多個(gè)半導(dǎo)體芯片(半導(dǎo)體部件)30，其搭載于中介層20a上。多個(gè)半導(dǎo)體芯片30并排搭載于中介層20a上。

此外，在本實(shí)施方式中，列舉將多個(gè)半導(dǎo)體芯片30排列搭載于中介層20a上的例子進(jìn)行說明。然而，搭載于中介層20a上的半導(dǎo)體部件并不限定于半導(dǎo)體芯片30，存在各種變形例。例如，可以將層疊有多個(gè)半導(dǎo)體芯片的半導(dǎo)體芯片層疊體(半導(dǎo)體部件)、或者半導(dǎo)體芯片搭載于布線基板等布線材的半導(dǎo)體封裝(半導(dǎo)體部件)，來替換搭載于中介層20a上的多個(gè)半導(dǎo)體芯片30的各半導(dǎo)體芯片、或者多個(gè)半導(dǎo)體芯片30中的一部分。

詳細(xì)而言，在本實(shí)施方式中，作為搭載于中介層20a的多個(gè)半導(dǎo)體部件的例子，列舉如下例子進(jìn)行說明，其中，多個(gè)半導(dǎo)體部件中的一個(gè)半導(dǎo)體部件是具備存儲(chǔ)電路的存儲(chǔ)芯片30a，另一個(gè)半導(dǎo)體部件是具備對(duì)上述存儲(chǔ)電路進(jìn)行控制的控制電路的邏輯芯片30b。然而，例如可以取代圖3所示的存儲(chǔ)芯片30a而將層疊有多個(gè)存儲(chǔ)芯片的層疊體搭載于中介層20a。另外，例如可以取代圖3所示的存儲(chǔ)芯片30a而將層疊有具備多個(gè)存儲(chǔ)芯片、以及具備對(duì)多個(gè)存儲(chǔ)芯片的動(dòng)作進(jìn)行控制的控制電路的控制芯片的層疊體搭載于中介層20a。另外，在層疊有多種半導(dǎo)體芯片的情況下，其層疊順序并未特別限定。而且，可以取代圖3所示的存儲(chǔ)芯片30a而將如下的半導(dǎo)體封裝搭載于中介層20a：1個(gè)或多個(gè)存儲(chǔ)芯片(以及控制芯片)與未圖示的布線基板(封裝基板)電連接，且在布線基板形成有多個(gè)外部端子。

另外，如圖2所示，在作為半導(dǎo)體器件pkg1的安裝面的布線基板10的下表面10b，呈行列狀(陣列狀、矩陣狀)配置有作為半導(dǎo)體器件pkg1的外部端子的多個(gè)焊錫球(外部端子)11。多個(gè)焊錫球11分別與觸點(diǎn)(land)(外部端子)12(參照?qǐng)D3)連接。

將如半導(dǎo)體器件pkg1那樣的多個(gè)外部端子(焊錫球11、觸點(diǎn)12)呈行列狀配置在安裝面?zhèn)鹊陌雽?dǎo)體器件稱為面陣型的半導(dǎo)體器件。面陣型的半導(dǎo)體器件pkg1能夠?qū)⒉季€基板10的安裝面(下表面10b)側(cè)有效靈活地用作外部端子的配置空間，因此，即使外部端子數(shù)量增大，也能夠抑制半導(dǎo)體器件pkg1的安裝面積的增大，從而從這一點(diǎn)來看為優(yōu)選。即，伴隨著高功能化、高集成化，能夠節(jié)省空間地對(duì)外部端子數(shù)量增大的半導(dǎo)體器件pkg1進(jìn)行安裝。

另外，如圖3所示，布線基板10具有：上表面(表面、芯片搭載面)10t，多個(gè)半導(dǎo)體芯片30經(jīng)由中介層20a而搭載于該上表面10t；上表面10t的相反側(cè)的下表面(表面、安裝面)10b；以及側(cè)面10s，其配置于上表面10t與下表面10b之間。另外，如圖1所示，布線基板10俯視時(shí)成為四邊形的外形形狀。

另外，如圖3所示，中介層20a具有：上表面(表面、芯片搭載面)20t，多個(gè)半導(dǎo)體芯片(半導(dǎo)體部件)30搭載于該上表面20t；上表面20t的相反側(cè)的下表面(表面、安裝面)20b；以及側(cè)面20s，其配置于上表面20t與下表面20b之間。另外，如圖1所示，中介層20a俯視時(shí)成為四邊形的外形形狀。

另外，如圖3所示，多個(gè)半導(dǎo)體芯片30分別具有：表面(主面、上表面)30t；表面30t的相反側(cè)的背面(主面、下表面)30b；以及側(cè)面30s，其配置于表面30t與背面30b之間。另外，如圖1所示，多個(gè)半導(dǎo)體芯片30分別在俯視時(shí)成為四邊形的外形形狀。

在本實(shí)施方式的例子中，多個(gè)半導(dǎo)體芯片30中的一個(gè)是具備存儲(chǔ)電路的存儲(chǔ)芯片30a，另一個(gè)是具備對(duì)上述存儲(chǔ)電路進(jìn)行控制的控制電路的邏輯芯片30b。另外，在本實(shí)施方式的例子中，存儲(chǔ)芯片30a以及邏輯芯片30b分別直接與中介層20a連接。換言之，在存儲(chǔ)芯片30a與中介層20a之間、以及邏輯芯片30b與中介層20a之間未插入基板或其他芯片器件。

另外，如圖4所示，本實(shí)施方式的半導(dǎo)體器件pkg1具備通過在邏輯芯片30b與存儲(chǔ)芯片30a之間傳送信號(hào)而進(jìn)行動(dòng)作的系統(tǒng)。存儲(chǔ)芯片30a具備對(duì)與邏輯芯片30b之間通信的數(shù)據(jù)進(jìn)行存儲(chǔ)的主存儲(chǔ)電路(存儲(chǔ)電路)。另外，在邏輯芯片30b具備對(duì)存儲(chǔ)芯片30a的主存儲(chǔ)電路的動(dòng)作進(jìn)行控制的控制電路。另外，邏輯芯片30b具備對(duì)所輸入的數(shù)據(jù)信號(hào)進(jìn)行運(yùn)算處理的運(yùn)算處理電路。在圖4中，作為一例，示出運(yùn)算處理電路、控制電路等主要的電路來作為核心電路(主電路)core1。但是，核心電路core1中包含的電路可以包含上述電路以外的電路。例如，可以在邏輯芯片30b形成例如一次性地存儲(chǔ)數(shù)據(jù)的高速緩沖存儲(chǔ)器等的、存儲(chǔ)容量比存儲(chǔ)芯片30a的主存儲(chǔ)電路的存儲(chǔ)容量小的輔助存儲(chǔ)電路(存儲(chǔ)電路)。

另外，在邏輯芯片30b形成有與外部設(shè)備40之間進(jìn)行信號(hào)的輸入輸出的外部接口電路(輸入輸出電路、外部輸入輸出電路)if1。在外部接口電路if1連接有在邏輯芯片30b與外部設(shè)備40之間傳送信號(hào)的信號(hào)線sig。另外，外部接口電路if1還與核心電路core1連接，核心電路core1能夠經(jīng)由外部接口電路if1而與外部設(shè)備40之間傳送信號(hào)。

另外，在邏輯芯片30b形成有與內(nèi)部設(shè)備(例如、存儲(chǔ)芯片30a)之間進(jìn)行信號(hào)的輸入輸出的內(nèi)部接口電路(輸入輸出電路、內(nèi)部輸入輸出電路)if2。在內(nèi)部接口電路if2連接有傳送數(shù)據(jù)信號(hào)的數(shù)據(jù)線(信號(hào)線)dq、以及傳送地址信號(hào)、命令信號(hào)等控制用的數(shù)據(jù)信號(hào)的控制信號(hào)線(信號(hào)線)cmd。數(shù)據(jù)線dq、以及控制信號(hào)線cmd分別與存儲(chǔ)芯片30a的內(nèi)部接口電路if2連接。

另外，在邏輯芯片30b具備電源電路drv1，該電源電路drv1被供給用于對(duì)核心電路core1、輸入輸出電路進(jìn)行驅(qū)動(dòng)的電位。在圖4所示的例子中，在電源電路drv1連接有供給電源電位的電源線vd1、以及供給基準(zhǔn)電位的基準(zhǔn)電位線vs1。在圖4所示的例子中，用于對(duì)核心電路core1、輸入輸出電路進(jìn)行驅(qū)動(dòng)的電位從在半導(dǎo)體器件pkg1的外部設(shè)置的電源50經(jīng)由電源電路drv1而向各電路供給。

此外，在圖4中，示出了一對(duì)的電源線vd1和基準(zhǔn)電位線vs1與邏輯芯片30b連接的例子，但向邏輯芯片30b供給的電位并不限定于上述兩種。例如，電源電路drv1中可以包含：外部接口用電源電路，其被供給對(duì)邏輯芯片30b的外部接口電路if1進(jìn)行驅(qū)動(dòng)的電壓；以及芯用電源電路，其被供給對(duì)邏輯芯片30b的核心電路core1進(jìn)行驅(qū)動(dòng)的電壓。另外，電源電路drv1中可以包含內(nèi)部接口用電源電路，該內(nèi)部接口用電源電路被供給對(duì)邏輯芯片30b的內(nèi)部接口電路if2進(jìn)行驅(qū)動(dòng)的電壓。在該情況下，在邏輯芯片30b連接有供給多種互不相同的電源電位的多個(gè)電源線vd1。

另外，向圖4所示的基準(zhǔn)電位線vs1供給的電位例如為接地電位。然而，驅(qū)動(dòng)電壓由互不相同的第1電位和第2電位之差來規(guī)定，因此，向基準(zhǔn)電位線vs1供給的電位可以是接地電位以外的電位。

像邏輯芯片30b那樣，將某裝置或系統(tǒng)的動(dòng)作所需的電路匯集形成于一個(gè)半導(dǎo)體芯片30的結(jié)構(gòu)被稱為soc(systemonachip：系統(tǒng)芯片)。但是，若在邏輯芯片30b形成有圖4所示的主存儲(chǔ)電路，則能夠邏輯芯片30b這一個(gè)芯片就構(gòu)成系統(tǒng)。然而，所需的主存儲(chǔ)電路的容量根據(jù)進(jìn)行動(dòng)作的裝置或系統(tǒng)而不同。因此，通過在不同于邏輯芯片30b的半導(dǎo)體芯片30(即，存儲(chǔ)芯片30a)形成主存儲(chǔ)電路，能夠提高邏輯芯片30b的通用性。另外，根據(jù)所要求的主存儲(chǔ)電路的存儲(chǔ)容量而將多個(gè)存儲(chǔ)芯片30a連接，由此提高系統(tǒng)所具備的存儲(chǔ)電路的容量在設(shè)計(jì)方面的自由度。

另外，在圖4所示的例子中，存儲(chǔ)芯片30a具備主存儲(chǔ)電路。在圖4中，示出主存儲(chǔ)電路來作為存儲(chǔ)芯片30a的核心電路(主電路)core2。但是，核心電路core2中包含的電路可以包含主存儲(chǔ)電路以外的電路。

另外，在存儲(chǔ)芯片30a形成有與內(nèi)部設(shè)備(例如、邏輯芯片30b)之間進(jìn)行信號(hào)的輸入輸出的內(nèi)部接口電路(內(nèi)部輸入輸出電路)if2。

另外，在存儲(chǔ)芯片30a具備電源電路drv2，該電源電路drv2被供給用于對(duì)核心電路core2進(jìn)行驅(qū)動(dòng)的電位。在圖4所示的例子中，在電源電路drv2連接有供給電源電位的電源線vd2、以及供給基準(zhǔn)電位的基準(zhǔn)電位線vs1。在圖4所示的例子中，向電源線vd1供給的電源電位、向電源線vd2供給的電源電位、以及向電源線vd3供給的電源電位分別從在半導(dǎo)體器件pkg1的外部設(shè)置的電源50供給。

此外，在圖4中，示出了一對(duì)電源線vd2和基準(zhǔn)電位線vs1與存儲(chǔ)芯片30a連接的例子。另外，在圖4所示的例子中，分別經(jīng)由供給對(duì)內(nèi)部接口電路if2進(jìn)行驅(qū)動(dòng)的電源電位的電源線vd3、以及基準(zhǔn)電位線vs2而將邏輯芯片30b和存儲(chǔ)芯片30a電連接。在此，將電位向存儲(chǔ)芯片30a供給的方式，除了上述方式以外，還存在各種變形例。例如，可以分別獨(dú)立地供給對(duì)邏輯芯片30b的內(nèi)部接口電路if2進(jìn)行驅(qū)動(dòng)的電源電位、對(duì)存儲(chǔ)芯片30a的內(nèi)部接口電路if2進(jìn)行驅(qū)動(dòng)的電源電位。

另外，在圖4所示的例子中，在將邏輯芯片30b和存儲(chǔ)芯片30a電連接的多個(gè)傳送路徑中，除了數(shù)據(jù)線dq以及控制信號(hào)線cmd以外，還包含基準(zhǔn)電位線vs2。該基準(zhǔn)電位線vs2成為例如對(duì)由數(shù)據(jù)線dq傳送的數(shù)據(jù)信號(hào)的參考信號(hào)進(jìn)行傳送的路徑。向參考用的基準(zhǔn)電位線vs2供給例如接地電位來作為基準(zhǔn)電位。在將接地電位分別向基準(zhǔn)電位線vs2以及基準(zhǔn)電位線vs1供給的情況下，將基準(zhǔn)電位線vs2和基準(zhǔn)電位線vs1連接的狀態(tài)下電位更為穩(wěn)定。因此，如圖4中標(biāo)注虛線所示的那樣，優(yōu)選在中介層20a使基準(zhǔn)電位線vs2和基準(zhǔn)電位線vs1連接。在此，若能夠使傳送路徑中的電位的偏差降低，則可以向參考用的基準(zhǔn)電位線vs2供給接地電位以外的電位。例如，可以利用輸入輸出用電源電路的電源電位作為參考用的基準(zhǔn)電位。

另外，在圖4所示的例子中，將電源電位向存儲(chǔ)芯片30a供給的電源線vd2、以及將基準(zhǔn)電位向存儲(chǔ)芯片30a供給的基準(zhǔn)電位線vs1分別不經(jīng)由邏輯芯片30b地與存儲(chǔ)芯片30a連接。在此，作為相對(duì)于圖4的變形例，也可以經(jīng)由邏輯芯片30b而將電源線vd1以及基準(zhǔn)電位線vs1與存儲(chǔ)芯片30a連接。

＜各器件的結(jié)構(gòu)＞

接下來，按順序?qū)?gòu)成圖1～圖4所示的半導(dǎo)體器件pkg1的主要器件進(jìn)行說明。圖5是圖3所示的中介層的周緣部的一部分的放大剖視圖。

圖1～圖5所示的布線基板10是在半導(dǎo)體器件pkg1與安裝基板60(參照?qǐng)D4)之間具備供給電信號(hào)、電位的傳送路徑的基板。布線基板10具有將上表面10t側(cè)和下表面10b側(cè)電連接的多個(gè)布線層(在圖3所示的例子中為8層)。設(shè)置于各布線層的多個(gè)布線13由絕緣層14覆蓋，該絕緣層14使得多個(gè)布線13之間、以及相鄰的布線層之間絕緣。

圖3所示的布線基板10是具備層疊后的多個(gè)布線層的、所謂的多層布線基板。在圖3所示的例子中，布線基板10從上表面10t側(cè)按順序具備布線層l1、l2、l3、l4、l5、l6、l7、以及布線層l8的共計(jì)8個(gè)布線層。多個(gè)布線層分別具有布線13等的導(dǎo)體圖案，相鄰的導(dǎo)體圖案由絕緣層14覆蓋。在此，布線基板10所具備的布線層的數(shù)量并不限定于圖3所示的例子，例如可以少于8層，也可以多于8層。

另外，在圖3所示的例子中，布線基板10成為以芯層(芯材、芯絕緣層、絕緣層)14c為基材、并在芯層14c的上表面以及下表面分別層疊有多個(gè)布線層的構(gòu)造。芯層14c是成為布線基板10的基材的絕緣層，例如由在使環(huán)氧樹脂等樹脂材料含浸于玻璃纖維等纖維材料的絕緣材料構(gòu)成。另外，在芯層14c的上表面以及下表面分別層疊的絕緣層14例如由熱硬化性樹脂等有機(jī)絕緣材料構(gòu)成。另外，在芯層14c的上表面以及下表面層疊的多個(gè)布線層例如通過層積(buildup)方法而形成。但是，作為相對(duì)于圖3的變形例，也可以使用不具有芯層14c的、所謂的無芯基板。

另外，布線基板10具有連接柱布線15，該連接柱布線15是設(shè)置于各布線層之間、且在厚度方向上將層疊的布線層連接的層間導(dǎo)電路。另外，在布線基板10的上表面10t形成有多個(gè)鍵合焊盤(端子、中介層搭載面?zhèn)榷俗?、電極)16(參照?qǐng)D5)。此外，在布線基板10所具有的多個(gè)布線層中的、最上層的布線層(最上表面10t側(cè)的布線層l1)設(shè)置的布線13與鍵合焊盤16一體地形成。換言之，能夠認(rèn)為鍵合焊盤16是布線13的一部分。另外，在區(qū)別考慮鍵合焊盤16和布線13的情況下，能夠?qū)⒃诓季€基板10的上表面10t中從絕緣膜17露出的部分定義為鍵合焊盤16，將由絕緣膜17覆蓋的部分定義為布線13。

另一方面，在布線基板10的下表面10b形成有多個(gè)觸點(diǎn)(外部端子、錫焊連接用焊盤)12。在多個(gè)觸點(diǎn)12分別連接有焊錫球11，經(jīng)由圖3所示的焊錫球11而將圖4所示的安裝基板60和半導(dǎo)體器件pkg1電連接。即，多個(gè)焊錫球11作為半導(dǎo)體器件pkg1的外部連接端子而發(fā)揮功能。

上述多個(gè)焊錫球11以及多個(gè)觸點(diǎn)12經(jīng)由布線基板10的多個(gè)布線13而與上表面10t側(cè)的多個(gè)鍵合焊盤16電連接。此外，在布線基板10所具有的多個(gè)布線層中的、最下層的布線層(最靠下表面10b側(cè)的布線層)設(shè)置的布線13與觸點(diǎn)12一體地形成。換言之，能夠認(rèn)為觸點(diǎn)12是布線13的一部分。另外，在區(qū)別考慮觸點(diǎn)12和布線13的情況下，能夠?qū)⒃诓季€基板10的下表面10b中從絕緣膜17露出的部分定義為觸點(diǎn)12，將被絕緣膜17覆蓋的部分定義為布線13。

另外，作為相對(duì)于圖3的變形例，還有時(shí)使觸點(diǎn)12本身作為外部連接端子而發(fā)揮功能。在該情況下，焊錫球11未與觸點(diǎn)12連接，多個(gè)觸點(diǎn)12分別在布線基板10的下表面10b從絕緣膜17露出。另外，作為相對(duì)于圖3的其他變形例，有時(shí)還取代球狀的焊錫球11而將較薄的焊錫膜連接、且使該焊錫膜作為外部連接端子而發(fā)揮功能?；蛘撸袝r(shí)在露出面形成例如通過鍍覆法而形成的金(au)膜，并將該金膜作為外部連接端子。并且，有時(shí)還使外部連接端子形成為引腳狀(棒狀)。

另外，布線基板10的上表面10t以及下表面10b由絕緣膜(阻焊膜)17覆蓋。在布線基板10的上表面10t形成的布線13由絕緣膜17覆蓋。在絕緣膜17形成有開口部，在該開口部，多個(gè)鍵合焊盤16的至少一部分(鍵合區(qū)域)從絕緣膜17露出。另外，在布線基板10的下表面10b形成的布線13由絕緣膜17覆蓋。在絕緣膜17形成有開口部，在該開口部，多個(gè)觸點(diǎn)12的至少一部分(與焊錫球11的接合部)從絕緣膜17露出。

另外，如圖3所示，半導(dǎo)體器件pkg1具有搭載于布線基板10上的中介層20a。中介層20a以下表面20b與布線基板10的上表面10t相對(duì)的方式搭載于布線基板10的上表面10t上。中介層20a是介于布線基板10與多個(gè)半導(dǎo)體芯片30之間的中繼基板。另外，本實(shí)施方式的中介層20a是具備將多個(gè)半導(dǎo)體芯片30彼此電連接的布線路徑的中繼基板。換言之，本實(shí)施方式的中介層20a具備將半導(dǎo)體芯片30和布線基板10電連接的功能、以及將搭載于中介層20a的多個(gè)半導(dǎo)體芯片30彼此電連接的功能。

另外，如圖5所示，中介層20a是具備層疊的多個(gè)布線層、所謂的多層布線基板。在圖5所示的例子中，中介層20a從上表面20t側(cè)按順序具備布線層m1、m2、m3、m4、m5、m6、m7、以及布線層m8的共計(jì)8個(gè)布線層。多個(gè)布線層分別具有布線22等的導(dǎo)體圖案，相鄰的導(dǎo)體圖案由絕緣層21覆蓋。但是，中介層20a所具備的布線層的數(shù)量并不限定于圖3所示的例子，例如可以少于8層，也可以多于8層。

另外，在圖5所示的例子中，中介層20a成為以芯層(芯材、芯絕緣層、絕緣層)21c為基材、并在芯層21c的上表面以及下表面分別層疊有多個(gè)布線層的構(gòu)造。芯層21c是成為中介層20a的基材的絕緣層，例如由使環(huán)氧樹脂等樹脂材料含浸于玻璃纖維等纖維材料中的絕緣材料構(gòu)成。

另外，在芯層21c的上表面以及下表面分別層疊的絕緣層21例如由熱硬化性樹脂等有機(jī)絕緣材料構(gòu)成?；蛘撸^緣層21可以由例如二氧化硅(sio2)等玻璃材料(無機(jī)絕緣材料)形成。在由無機(jī)絕緣材料形成絕緣層21的情況下，能夠提高構(gòu)成各布線層的底層的絕緣層21的平坦性，因此能夠減小多個(gè)布線22的布線寬度，并能夠使得多個(gè)布線22的配置密度高于布線基板10的布線13的配置密度。另外，在芯層21c的上表面以及下表面層疊的多個(gè)布線層例如通過層積方法而形成。

另外，中介層20a所具備的多個(gè)布線層經(jīng)由作為層間導(dǎo)電路的、連接柱布線23、通孔布線24而電連接。詳細(xì)而言，芯層21c具備上表面21t以及位于上表面21t的相反側(cè)的下表面21b。另外，芯層21c具有從上表面21t以及下表面21b中的一方朝向另一方貫穿的多個(gè)通孔、以及通過將導(dǎo)體埋入于多個(gè)通孔而形成的多個(gè)通孔布線24。該多個(gè)通孔布線24分別成為將在芯層21c的上表面21t設(shè)置的布線層m4、和在芯層21c的下表面21b設(shè)置的布線層m5電連接的層間導(dǎo)電路。

另外，在芯層21c的上表面21t側(cè)層疊的布線層m4、布線層m3、布線層m2以及布線層m1分別經(jīng)由多個(gè)連接柱布線23而相互電連接。另外，在芯層21c的下表面21b側(cè)層疊的布線層m5、布線層m6、布線層m7以及布線層m8分別經(jīng)由多個(gè)連接柱布線23而相互電連接。此外，只要處于能夠維持作為中介層20a的形狀的范圍內(nèi)即可，作為中介層20a所具備的布線層的配置的變形例，在芯層21c的上表面21t側(cè)層疊的布線層的層數(shù)和在芯層21c的下表面21b側(cè)層疊的布線層的層數(shù)可以不同。例如，當(dāng)在芯層21c的上表面21t側(cè)層疊的布線層的層數(shù)多于在芯層21c的下表面21b側(cè)層疊的布線層的層數(shù)時(shí)，能夠增加不經(jīng)由通孔布線24的布線路徑的布線層數(shù)、且減薄中介層20a的厚度。

連接柱布線23例如以下述方式形成。首先，在以將底層的布線層覆蓋的方式設(shè)置絕緣層21之后，在絕緣層21的一部分設(shè)置開口部而使得底層的布線層的一部分露出。然后，通過將導(dǎo)體埋入于該開口部而形成連接柱布線23。另外，在形成連接柱布線23之后，通過將其他布線層層疊于連接柱布線23上而將上層的布線層和下層的布線層電連接。

另外，在中介層20a的上表面10t形成有多個(gè)上表面端子(鍵合焊盤、端子、半導(dǎo)體部件搭載面?zhèn)榷俗?、部件連接用端子)25(參照?qǐng)D5)。而且，多個(gè)上表面端子25分別經(jīng)由例如由焊料構(gòu)成的凸電極35而與半導(dǎo)體芯片30的電極(表面電極、部件電極、焊盤)33電連接。此外，在圖5所示的例子中，與上表面端子25連接的連接柱布線23形成于上表面端子25的正下方(在厚度方向上重疊的位置)。在該情況下，不需要用于將連接柱布線23和上表面端子25連接的空間，因此，能夠提高多個(gè)上表面端子25的配置密度。但是，雖然省略了圖示，但作為相對(duì)于圖5的變形例，出于將上表面端子25和連接柱布線23連接的目的，可以在布線層m1形成與上表面端子25連接的引出布線(省略圖示)，經(jīng)由引出布線而將連接柱布線23和上表面端子25連接。在該情況下，與圖5所示的例子相比，雖然多個(gè)上表面端子25的配置密度降低，但由于上表面端子25的加工性提高，所以能夠提高上表面端子25的加工精度。

此外，在本實(shí)施方式中，示出了作為圖5所示的凸電極35而使用由焊料構(gòu)成的球狀的電極的例子。然而，凸電極35的構(gòu)造存在各種變形例。例如，可以將在由銅(cu)、鎳(ni)構(gòu)成的導(dǎo)體柱的前端面形成了焊錫膜的柱狀凸塊(柱狀電極)用作凸電極35。

另外，在中介層20a的下表面10b形成有多個(gè)下表面端子(端子、錫焊連接用焊盤、觸點(diǎn)、布線基板連接用端子)26。多個(gè)下表面端子26分別經(jīng)由例如由焊料等構(gòu)成的凸電極27而與布線基板10的多個(gè)焊盤16電連接。

另外，在圖5所示的例子中，與下表面端子26連接的連接柱布線23形成于下表面端子26的正上方(在厚度方向上重疊的位置)。在該情況下，不需要用于將連接柱布線23和下表面端子26連接的空間，因此能夠提高多個(gè)下表面端子26的配置密度。例如，在圖5所示的例子中，下表面端子26的表面積大于上表面端子25的表面積。但是，作為相對(duì)于圖5的變形例，與上述的布線層m1的變形例相同，出于將下表面端子26和連接柱布線23連接的目的，可以在布線層m8形成與下表面端子26連接的引出布線(省略圖示)，經(jīng)由引出布線而將連接柱布線23和下表面端子26連接。在該情況下，與圖5所示的例子相比，雖然多個(gè)下表面端子26的配置密度降低，但下表面端子26的加工性提高。

另外，在圖5所示的例子中，多個(gè)上表面端子25以及多個(gè)下表面端子26分別未由絕緣膜覆蓋而從絕緣層21露出。但是，作為相對(duì)于圖5的變形例，可以分別設(shè)置將多個(gè)上表面端子25覆蓋的絕緣膜(阻焊膜)以及將多個(gè)下表面端子26覆蓋的絕緣膜(阻焊膜)。在該情況下，若在絕緣膜形成有開口部、且多個(gè)上表面端子25以及多個(gè)下表面端子26各自的一部分在開口部從絕緣膜露出，則能夠分別將凸電極35連接于上表面端子25、且將凸電極27連接于下表面端子26。

此外，除了在中介層20a上的上述布線層的數(shù)量的變形例以外，還存在各種變形例。例如，作為相對(duì)于圖5的變形例，可以使用不具有芯層21c的、所謂的無芯基板。另外，作為相對(duì)于圖5的其他變形例，可以使用將硅(si)等的半導(dǎo)體基板作為基材、且在半導(dǎo)體基板的主面上層疊有多個(gè)布線層的所謂的硅中介層。

在此，在形成具備多個(gè)布線層的布線基板的情況下，為了減小多個(gè)布線各自的布線寬度、以及多個(gè)布線的配置間隔，需要提高各布線層的平坦度。一般在通過層積方法對(duì)布線層進(jìn)行層疊的情況下，層疊的布線層的數(shù)量越增加，越難以確保上層的布線層的平坦度。因此，如本實(shí)施方式這樣，設(shè)置芯層21c、且在芯層21c的上表面21t以及下表面21b分別層疊布線層的方法，能增加布線層的數(shù)量、且提高各布線層的平坦度，從這一點(diǎn)來看為優(yōu)選。

另外，如圖3所示，半導(dǎo)體器件pkg1具備在中介層20a的上表面20t上搭載的多個(gè)半導(dǎo)體芯片30。如圖5所示，多個(gè)半導(dǎo)體芯片30分別具有：硅基板(基材)31，其具有主面31t；以及布線層32，其配置于主面31t上。此外，在圖5中，為了易于觀察，示出了一層布線層32，但是，例如在圖5所示的布線層32層疊有厚度比中介層20a的布線層m1、m2、m3的厚度薄的多個(gè)布線層。另外，為了易于觀察而省略了圖示，但在多個(gè)布線層32分別形成有多個(gè)布線。另外，多個(gè)布線由絕緣層覆蓋，該絕緣層使得多個(gè)布線之間、以及相鄰的布線層之間絕緣。絕緣層是例如由氧化硅(sio)等半導(dǎo)體材料的氧化物構(gòu)成的無機(jī)絕緣層。

另外，在多個(gè)半導(dǎo)體芯片30分別具備的硅基板31的主面31t形成有例如晶體管元件、或者二極管元件等的多個(gè)半導(dǎo)體元件。多個(gè)半導(dǎo)體元件經(jīng)由布線層32的多個(gè)布線而與形成于表面30t側(cè)的多個(gè)電極33電連接。

另外，在本實(shí)施方式中，多個(gè)半導(dǎo)體芯片30分別在表面30t與中介層20a的上表面20t相對(duì)的狀態(tài)下搭載于中介層20a的上表面20t上。這種安裝方式被稱為面朝下(facedown)安裝方式、或者倒裝芯片連接方式。在倒裝芯片連接方式中，以下述方式將半導(dǎo)體芯片30和中介層20a電連接。

在半導(dǎo)體芯片30的布線層32上形成有多個(gè)電極(表面電極、部件電極、焊盤)33。多個(gè)電極33各自的一部分在半導(dǎo)體芯片30的表面30t從作為保護(hù)絕緣膜的鈍化膜34露出。而且，電極33經(jīng)由與電極33的露出部分連接的凸電極35而與中介層20a的上表面端子25電連接。

另外，在本實(shí)施方式中，如圖4所示，與存儲(chǔ)芯片30a連接的多個(gè)傳送路徑中的一部分未與布線基板10連接，而是經(jīng)由中介層20a與邏輯芯片30b連接。在圖4所示的例子中，數(shù)據(jù)線dq以及控制信號(hào)線cmd與布線基板10電隔離。另一方面，在與存儲(chǔ)芯片30a連接的多個(gè)傳送路徑中，供給用于對(duì)存儲(chǔ)芯片30a的電路進(jìn)行驅(qū)動(dòng)的電源電位的電源線vd2以及基準(zhǔn)電位線vs1與布線基板10電連接。此外，在將邏輯芯片30b和存儲(chǔ)芯片30a電連接的傳送路徑中，用于信號(hào)線的參考的基準(zhǔn)電位線vs2可以與布線基板10分離。

＜將半導(dǎo)體芯片之間電連接的傳送路徑的詳情＞

接下來，對(duì)如圖4所示那樣將邏輯芯片30b和存儲(chǔ)芯片30a電連接的信號(hào)傳送路徑的詳情進(jìn)行說明。圖6是示意性地示出將圖4所示的邏輯芯片和存儲(chǔ)芯片連接的信號(hào)傳送路徑的布局的例子的說明圖。另外，圖7是示意性地示出將圖6所示的多個(gè)電極、多個(gè)通孔布線以及多個(gè)電極之間電連接的布線的平面布局的例子的說明圖。另外，圖8是示意性地示出將圖7所示的多個(gè)通孔布線之間電連接的布線的布局的例子的說明圖。

此外，圖6～圖8是對(duì)布線路徑(信號(hào)布線路徑)wp1和布線路徑(信號(hào)布線路徑)wp2的連接方法(布線的引出方向和電極的排列的關(guān)系)的不同點(diǎn)進(jìn)行說明的示意圖。因此，在圖6～圖8中，示出了邏輯芯片30b以及存儲(chǔ)芯片30a所具備的多個(gè)電極中的一部分、以及與上述電極連接的布線路徑。因此，中介層20a所具備的布線路徑的數(shù)量并不限定于圖6～圖8所示的例子，可以多于圖6～圖8所示的例子中的數(shù)量。

另外，在圖6中，成為多個(gè)布線路徑wp2、以及多個(gè)布線路徑wp1分別在不同的布線層布設(shè)的剖視圖。然而，多個(gè)布線路徑wp2或者多個(gè)布線路徑wp1也可以在一個(gè)布線層布設(shè)。另外，在圖7以及圖8中，示出了布線路徑wp1、布線路徑wp2(參照?qǐng)D7)的平面位置關(guān)系。圖7示出了比設(shè)置有多個(gè)通孔布線24的芯層21c(參照?qǐng)D5)靠上層側(cè)的4層的布線層的布局，圖8示出了比設(shè)置有多個(gè)通孔布線24的芯層21c靠下層側(cè)的4層的布線層的布局。另外，在圖7及圖8中，利用雙點(diǎn)劃線示出半導(dǎo)體芯片30的位置。

另外，如圖5所示，在中介層20a的第1層的布線層形成有多個(gè)上表面端子25，因此，半導(dǎo)體芯片30的多個(gè)電極33被配置于與多個(gè)上表面端子25分別相對(duì)的位置。然而，在圖7中，為了示出多個(gè)電極33和多個(gè)布線路徑之間的平面位置，利用實(shí)線而示出多個(gè)電極33。因此，在中介層20a的上表面20t(參照?qǐng)D5)，在與圖7所示的電極33重疊的位置處設(shè)置有多個(gè)上表面端子25(參照?qǐng)D5)。

另外，在以下說明中，利用多個(gè)第1組電極(內(nèi)側(cè)電極、信號(hào)用電極、短距離連接用電極)gl1、gm1、以及多個(gè)第2組電極(外側(cè)電極、信號(hào)用電極、迂回連接用電極)gl2、gm2之類的用語進(jìn)行說明。以下述方式對(duì)上述的“第1組電極”以及“第2組電極”進(jìn)行區(qū)別。即，圖6所示的多個(gè)第1組電極gl1、gm1是經(jīng)由布線路徑wp2而相互電連接的電極。在圖6以及圖7所示的存儲(chǔ)芯片30a所具有的多個(gè)電極33中，與多個(gè)布線路徑wp2連接的多個(gè)第1組電極gm1分別在中介層20a的上表面20t(參照?qǐng)D6)配置于比第2組電極gm2相對(duì)地靠?jī)?nèi)側(cè)(上表面20t的中心側(cè))的區(qū)域。同樣，在圖6以及圖7所示的邏輯芯片30b所具有的多個(gè)電極33中，與多個(gè)布線路徑wp2連接的多個(gè)第1組電極gl1分別在中介層20a的上表面20t配置于比多個(gè)第2組電極gl2相對(duì)靠?jī)?nèi)側(cè)(上表面20t的中心側(cè))的區(qū)域。因此，對(duì)于第1組電極gl1、gm1，也能夠稱為“內(nèi)側(cè)”。另一方面，對(duì)于第2組電極gl2、gm2，也能夠稱為“外側(cè)”電極。

另外，圖6所示的多個(gè)第2組電極gl2、gm2是經(jīng)由作為后述的迂回布線路徑的布線路徑wp1而電連接的電極。在圖6以及圖7所示的存儲(chǔ)芯片30a所具有的多個(gè)電極33中，與多個(gè)布線路徑wp1連接的多個(gè)第2組電極gm2分別在中介層20a的上表面20t(參照?qǐng)D6)配置于比多個(gè)第1組電極gm1相對(duì)靠外側(cè)(上表面20t的周緣部側(cè))的區(qū)域。另外，在圖6以及圖7所示的邏輯芯片30b所具有的多個(gè)電極33中，與多個(gè)布線路徑wp1連接的多個(gè)第2組電極gl2分別在中介層20a的上表面20t配置于比多個(gè)第1組電極gl1相對(duì)靠外側(cè)(上表面20t的周緣部側(cè))的區(qū)域。因此，對(duì)于第2組電極gl2、gm2，稱為“外側(cè)”電極。

在此，也可以不明確地對(duì)所有第1組電極gm1、gl1和所有第2組電極gm2、gl2進(jìn)行區(qū)分。例如，在供多個(gè)第1組電極gm1、gl1配置的區(qū)域與供多個(gè)第2組電極gm2、gl2配置的區(qū)域的邊界，可以將一部分第1組電極gm1、gl1配置為比一部分第2組電極gm2、gl2靠外側(cè)。

如上所述，作為sip型的半導(dǎo)體器件的例子，如本實(shí)施方式那樣，存在邏輯芯片30b和存儲(chǔ)芯片30a搭載于一個(gè)封裝內(nèi)的結(jié)構(gòu)。為了提高這種結(jié)構(gòu)的sip型的半導(dǎo)體器件的性能，要求提高將邏輯芯片30b和存儲(chǔ)芯片30a連接的信號(hào)傳送路徑的傳送速度。例如，在圖4所示的信號(hào)傳送路徑中，多個(gè)數(shù)據(jù)線dq分別設(shè)計(jì)為以1gbps(每秒1千兆)以上的傳送速度傳送數(shù)據(jù)信號(hào)。為了使多個(gè)信號(hào)傳送路徑各自的傳送速度實(shí)現(xiàn)高頻化，需要增加每單位時(shí)間的傳送次數(shù)(以下，記作高頻化)。

另外，作為提高邏輯芯片30b與存儲(chǔ)芯片30a之間的信號(hào)傳送速度的其他方法，存在將內(nèi)部接口的數(shù)據(jù)總線的寬度增大而使得1次傳送的數(shù)據(jù)量增加(以下，記作總線寬度擴(kuò)大化)。另外，存在組合應(yīng)用上述的總線寬度擴(kuò)大化以及高頻化的方法。在該情況下，需要多個(gè)高速的信號(hào)傳送路徑。

例如，在將稱為hbm(highbandwidthmemory：高帶寬存儲(chǔ)器)的存儲(chǔ)器用于圖4所示的存儲(chǔ)芯片30a的情況下，數(shù)據(jù)總線寬度為1024bit以上。另外，使得各端子的每單位時(shí)間的傳送次數(shù)實(shí)現(xiàn)高頻化，各端子的傳送率例如分別為1gbps以上。

像這樣，在存在多個(gè)將半導(dǎo)體芯片30之間電連接的信號(hào)傳送路徑的情況下，不將中介層20a設(shè)置于布線基板10上，當(dāng)僅在布線基板10進(jìn)行所有信號(hào)傳送路徑的布設(shè)時(shí)，布線基板10的布線構(gòu)造變得復(fù)雜化。例如，還考慮到布線基板10的布線層數(shù)超過30層的情況。因此，在存在多個(gè)將半導(dǎo)體芯片30之間電連接的信號(hào)傳送路徑的情況下，在與布線基板不同地設(shè)置的中繼基板(中介層)的布線層對(duì)上述信號(hào)路徑進(jìn)行連接的方法較為有效。詳細(xì)而言，如本實(shí)施方式這樣經(jīng)由中介層20a而將邏輯芯片30b和存儲(chǔ)芯片30a電連接的方法較為有效。在該情況下，能夠減少設(shè)置于布線基板10的信號(hào)傳送路徑的數(shù)量，因此能夠使布線基板10的構(gòu)造簡(jiǎn)化。而且，當(dāng)考慮半導(dǎo)體器件pkg1的整體時(shí)，能夠減少布線層的層數(shù)(布線基板10的布線層數(shù)和中介層20a的布線層數(shù)的合計(jì)數(shù)量)。

然而，若信號(hào)傳送路徑的數(shù)量增加，則以高密度將多個(gè)信號(hào)傳送路徑配置于中介層20a內(nèi)。因此，得知在信號(hào)傳送的可靠性這一觀點(diǎn)而產(chǎn)生了問題。例如，若信號(hào)傳送路徑的路徑距離增大，則信號(hào)波形容易衰減。另外，若信號(hào)傳送路徑的路徑距離增大，則不同的信號(hào)傳送路徑相鄰且并行傳送的距離容易變大。在該情況下，并行的信號(hào)傳送路徑之間的串?dāng)_噪聲的影響變大。

因此，將半導(dǎo)體芯片30之間電連接的信號(hào)傳送路徑優(yōu)選以盡量以最短距離進(jìn)行連接的方式利用從一方的半導(dǎo)體芯片30朝向另一方的半導(dǎo)體芯片30延伸的布線進(jìn)行連接。

例如，在圖6所示的例子中，邏輯芯片30b所具有的多個(gè)電極33中的、設(shè)置于側(cè)面30s1側(cè)的多個(gè)第1組電極gl1與存儲(chǔ)芯片30a所具有的多個(gè)電極33中的、設(shè)置于側(cè)面30s2側(cè)的多個(gè)第1組電極gl1，分別經(jīng)由從一方的半導(dǎo)體芯片30朝向另一方的半導(dǎo)體芯片30延伸的布線(信號(hào)布線)22b而電連接。

以下，利用將沿從接近邏輯芯片30b的側(cè)面30s1一側(cè)朝向遠(yuǎn)離該側(cè)面30s1一側(cè)的方向dl1按順序排列的電極pl1、pl2、pl3、pl4，分別與沿從靠近存儲(chǔ)芯片30a的側(cè)面30s2一側(cè)朝向遠(yuǎn)離該側(cè)面30s2一側(cè)的方向dl2按順序排列的電極pm1、pm2、pm3、pm4連接的多個(gè)布線路徑wp2進(jìn)行詳細(xì)說明。

構(gòu)成多個(gè)布線路徑wp2的多個(gè)布線22b，分別在相對(duì)于邏輯芯片30b在厚度方向上重疊的位置處具有一方的端部，并朝向存儲(chǔ)芯片30a延伸。另外，多個(gè)布線22b分別在相對(duì)于存儲(chǔ)芯片30a重疊的位置處具有另一方的端部。換言之，多個(gè)布線22b分別在在厚度方向上與存儲(chǔ)芯片30a重疊的位置處具有一方的端部，朝向邏輯芯片30b延伸，且在在厚度方向上與邏輯芯片30b重疊的位置處具有另一方的端部。進(jìn)一步換言之，布線22b分別是直線地將存儲(chǔ)芯片30a和邏輯芯片30b之間連接的芯片間連接布線。此外，如圖7所示，多個(gè)布線22b分別從彼此相鄰的電極之間通過，因此含有沿電極的輪廓小幅度迂回的迂回部分。上述的“直線地連接”，還包括具有為了避免與電極等較小的導(dǎo)體圖案接觸而沿導(dǎo)體圖案的輪廓小幅度迂回的部分的連接路徑。

在如布線路徑wp2那樣經(jīng)由從一方的半導(dǎo)體芯片30的正下方朝向另一方的半導(dǎo)體芯片30的正下方延伸的布線22b而將電極之間連接的情況下，與圖6所示的布線路徑wp1相比，能夠縮短布線路徑距離。因此，與布線路徑wp1相比，布線路徑wp2的信號(hào)波形不易衰減。另外，布線路徑wp2與布線路徑wp1相比，能夠減弱相鄰的布線路徑之間的串?dāng)_噪聲的影響。

另外，在圖6所示的例子中，在比設(shè)置有多個(gè)通孔布線24的芯層21c靠下層側(cè)(下表面20b側(cè))的布線層m5、布線層m6、布線層m7、以及布線層m8未形成布線路徑wp2。在圖6所示的例子中，多個(gè)布線路徑wp2分別形成于比芯層21c靠上層側(cè)(上表面20t側(cè))的布線層m1、布線層m2、布線層m3以及布線層m4中的任意層的一層以上。在如布線路徑wp2那樣僅利用比芯層21c靠上層側(cè)的布線層進(jìn)行連接的情況下，與如布線路徑wp1那樣經(jīng)由比芯層21c靠下層側(cè)的布線層的布線路徑相比，能夠縮短布線路徑距離。

另外，根據(jù)提高信號(hào)傳送的可靠性的觀點(diǎn)，優(yōu)選如布線路徑wp2那樣增加能夠縮短布線路徑距離的布線路徑的數(shù)量。另外，通過以高密度配置布線路徑wp2，即使在信號(hào)傳送路徑的數(shù)量增加的情況下，也能夠抑制布線層數(shù)的增加。

為了提高多個(gè)布線路徑wp2的配置密度，優(yōu)選減少多個(gè)布線路徑wp2相互立體交叉(以下，記作立體交叉)的部分。在多個(gè)布線路徑wp2相互立體交叉的情況下，多個(gè)連接柱布線和多個(gè)布線密集地配置于立體交叉的部分。在該情況下，為了避免布線路徑wp2彼此的接觸，有效的布線布局會(huì)受到阻礙，迂回用的布線、迂回用的連接柱布線的數(shù)量會(huì)增加。若減少了多個(gè)布線路徑wp2相互立體交叉的部分，則能夠減小迂回布線、連接柱布線的數(shù)量，從而能夠提高布線路徑wp2的配置密度。

因此，圖6所示的與多個(gè)布線路徑wp2連接的多個(gè)第1組電極gl1以及多個(gè)第1組電極gm1，以存儲(chǔ)芯片30a和邏輯芯片30b的中間地點(diǎn)為基準(zhǔn)而呈線對(duì)稱地排列。

即，多個(gè)第1組電極gl1中的、在最接近邏輯芯片30b的側(cè)面30s1的一列設(shè)置的電極pl1，與多個(gè)第1組電極gm1中的、在最接近存儲(chǔ)芯片30a的側(cè)面30s2的一列設(shè)置的電極pm1連接。另外，在電極pl1的相鄰的一列設(shè)置的電極pl2，與在電極pm1的相鄰的一列設(shè)置的電極pm2連接。同樣地，在電極pl2的相鄰的一列設(shè)置的電極pl3與在電極pm2的相鄰的一列設(shè)置的電極pm3連接，在電極pl3的相鄰的一列設(shè)置的電極pl4與在電極pm3的相鄰的一列設(shè)置的電極pm4連接。

換言之，當(dāng)多個(gè)第1組電極gl1以及第1組電極gm1以相互相對(duì)的側(cè)面30s1以及側(cè)面30s2為基準(zhǔn)而從接近側(cè)面30s1以及側(cè)面30s2那側(cè)按照第1列、第2列……的順序計(jì)算時(shí)，邏輯芯片30b的第n列的第1組電極gl1、與存儲(chǔ)芯片30a的第n列的第1組電極gm1分別電連接。以下，將這種電極的排列方法以及連接方法記作鏡像排列方式。

如上所述，在以鏡像排列方式對(duì)多個(gè)第1組電極gl1和多個(gè)第1組電極gm1進(jìn)行排列的情況下，與隨機(jī)地將多個(gè)第1組電極gl1和多個(gè)第1組電極gm1連接的情況相比，多個(gè)布線路徑wp2各自不易相互立體交叉。因此，通過采用鏡像排列方式，能夠高密度地配置多個(gè)布線路徑wp2。

在此，若信號(hào)傳送路徑的數(shù)量增加，則難以僅利用以鏡像排列方式設(shè)置的布線路徑wp2將所有信號(hào)傳送路徑連接。例如，如觀察圖7所示的多個(gè)第1組電極gl1以及多個(gè)第1組電極gm1可知，與處于遠(yuǎn)離側(cè)面30s1、30s2的位置的第1組電極gl1、gm1電極連接的布線路徑wp2，設(shè)置為從處于相對(duì)靠近側(cè)面30s1、30s2的位置的第1組電極gl1、gm1電極之間通過。

例如，與多個(gè)第1組電極gl1中的第4列的電極pl4連接的布線路徑wp2，設(shè)置為從配置成比電極pl4靠側(cè)面30s1側(cè)的多個(gè)電極pl3之間、多個(gè)電極pl2之間以及多個(gè)電極pl1之間通過。另外，與多個(gè)第1組電極gm1中的第4列的電極pm4連接的布線路徑wp2，設(shè)置為從配置成比電極pm4靠側(cè)面30s2側(cè)的多個(gè)電極pm3之間、多個(gè)電極pm2之間以及多個(gè)電極pm1之間通過。

因此，若布線路徑wp2的數(shù)量增加，則需要與布線路徑數(shù)的增加相應(yīng)地增大電極間的分離距離。其結(jié)果為，每單位面積能夠配置的電極的數(shù)量減少，因此多個(gè)布線路徑wp2的配置密度降低。即，若僅利用以鏡像排列方式設(shè)置所有信號(hào)傳送路徑的布線路徑wp2進(jìn)行連接，則信號(hào)傳送路徑的數(shù)量存有界限。

因此，在所需的信號(hào)傳送路徑的數(shù)量超過布線路徑wp2的數(shù)量的界限的情況下，多個(gè)信號(hào)傳送路徑中的一部分需要利用從直線地將存儲(chǔ)芯片30a和邏輯芯片30b連接的路徑迂回的迂回布線路徑來連接。在圖6及圖7所示的例子中，將多個(gè)第2組電極gl2和多個(gè)第2組電極gm2電連接的多個(gè)布線路徑wp1相當(dāng)于迂回布線路徑。

如圖6所示，中介層20a所具有的多個(gè)布線路徑wp1分別包括布線(信號(hào)布線)22a、布線(信號(hào)布線)22c以及布線(信號(hào)布線)22d。構(gòu)成多個(gè)布線路徑wp1的多個(gè)布線22a分別在在厚度方向上與邏輯芯片30b重疊的位置處具有一方的端部，并朝向遠(yuǎn)離存儲(chǔ)芯片30a的方向延伸。另外，構(gòu)成多個(gè)布線路徑wp1的多個(gè)布線22c分別在在厚度方向上與存儲(chǔ)芯片30a重疊的位置處具有一方的端部，并朝向遠(yuǎn)離邏輯芯片30b的方向延伸。另外，構(gòu)成多個(gè)布線路徑wp1的多個(gè)布線22d分別形成于與供多個(gè)布線22a形成的布線層m1、m2、m3、m4以及供多個(gè)布線22c形成的布線層m1、m2、m3、m4不同的布線層m5、m6、m7、m8，并將多個(gè)布線22a和多個(gè)布線22c分別電連接。

多個(gè)布線路徑wp1這樣的迂回布線路徑配置為繞圖6所示的配置有多個(gè)布線路徑wp2的部分迂回。因此，即使增加迂回布線路徑的數(shù)量，也不會(huì)妨礙多個(gè)布線路徑wp2的布局。因此，在多個(gè)布線路徑wp2的基礎(chǔ)上設(shè)置多個(gè)布線路徑wp1，由此能夠增加中介層20a所具備的信號(hào)傳送路徑的數(shù)量。

此外，作為相對(duì)于本實(shí)施方式的變形例，構(gòu)成多個(gè)布線路徑wp1的多個(gè)布線22d分別可以形成于布線層m1、m2、m3、m4中的至少一個(gè)以上的布線層。但是，在該情況下，用于繞配置有布線路徑wp2的部分迂回的迂回路徑距離增大。因此，根據(jù)縮短迂回布線路徑的路徑距離的觀點(diǎn)，如本實(shí)施方式這樣，優(yōu)選構(gòu)成多個(gè)布線路徑wp1的多個(gè)布線22d分別形成于與分別形成有多個(gè)布線22a、多個(gè)布線22b以及多個(gè)布線22c的布線層m1、m2、m3、m4不同的布線層m5、m6、m7、m8。

此處，為了進(jìn)一步增加信號(hào)傳送路徑，本申請(qǐng)的發(fā)明人對(duì)增加多個(gè)布線路徑wp1的數(shù)量的方法進(jìn)行了研究。圖27是示處針對(duì)圖6的研究例的說明圖。在圖27所示的中介層20h，以上述的鏡像排列方式將多個(gè)布線路徑wp1分別連接，在這一點(diǎn)上與圖6所示的中介層20a不同。

首先，如圖27所示的中介層20h那樣，本申請(qǐng)發(fā)明人為了提高作為迂回布線路徑的多個(gè)布線路徑wp1的配置密度為對(duì)通過上述的鏡像排列方式將與多個(gè)布線路徑wp2連接的多個(gè)第2組電極gl2以及多個(gè)第2組電極gm2分別連接的方法進(jìn)行了研究。在中介層20h的情況下，以鏡像排列方式將所有信號(hào)傳送路徑連接，因此能夠提高布線路徑wp1以及布線路徑wp2的配置密度。

但是，本申請(qǐng)的發(fā)明人通過研究得知：在作為迂回布線路徑的布線路徑wp1中，若采用鏡像排列方式，則出于信號(hào)傳送的可靠性的觀點(diǎn)而存在以下問題。即，在上述的鏡像排列方式的情況下，如圖27所示，從在接近側(cè)面30s1以及側(cè)面30s2的位置設(shè)置的電極按順序進(jìn)行連接。因此，多個(gè)布線路徑的路徑距離并不恒定。例如在圖27所示的例子中，在將最接近側(cè)面30s1的電極pl5和最接近側(cè)面30s2的電極pm5連接的布線路徑wp1、以及將最遠(yuǎn)離側(cè)面30s1的電極pl8和最遠(yuǎn)離側(cè)面30s2的電極pm8連接的布線路徑wp1中，布線路徑距離大不相同。在多個(gè)布線路徑wp2中也產(chǎn)生這種采用鏡像排列方式時(shí)的布線路徑距離之差。然而，在布線路徑wp2中，原來的路徑距離短，因此路徑距離之差不易變大。

然而，作為迂回布線路徑的布線路徑wp1與布線路徑wp2相比，原來的布線路徑距離大，因此布線路徑距離之差容易變大。另外，如圖27所示，在布線路徑wp1的路徑中包含有通孔布線24的情況下，為了與通孔布線24的配置間距匹配，而使得迂回距離增大。其結(jié)果為，布線路徑距離之差容易進(jìn)一步變大。

而且，在多個(gè)信號(hào)傳送路徑中，若布線路徑距離之差變大，則每個(gè)信號(hào)傳送路徑的傳送延遲誤差變大。在作為數(shù)字信號(hào)的高速傳送路徑的評(píng)價(jià)指標(biāo)的眼圖(eyepattern，也為eyediagram)中，信號(hào)傳送路徑的傳送延遲誤差變大，從而眼開口(eyeaperture)的寬度變小。如布線路徑wp2那樣，在原來的布線路徑距離短的情況下，信號(hào)波形的衰減程度小，因此信號(hào)波形陡峭地升高，從而原來的眼開口變大。其結(jié)果為，即使眼開口的寬度因傳輸延遲誤差而變小，對(duì)傳送可靠性造成的影響也小。然而，如布線路徑wp1那樣，在原來的布線路徑距離大的情況下，信號(hào)波形的衰減程度大，因此信號(hào)波形平緩地升高。因此，原來的眼開口小。并且，若眼開口的寬度因傳輸延遲誤差而變小，則對(duì)傳送可靠性造成的影響大。換言之，若眼開口的寬度因傳輸延遲誤差而變小，則有可能成為可靠性降低的原因。

因此，本申請(qǐng)的發(fā)明人針對(duì)關(guān)于布線路徑距離相對(duì)較大的多個(gè)布線路徑wp1來減小布線路徑距離之差的技術(shù)進(jìn)行研究，發(fā)現(xiàn)了圖6～圖8所示的結(jié)構(gòu)。

即，本實(shí)施方式的中介層20a所具有的多個(gè)布線路徑wp1并未成為上述的鏡像排列方式。中介層20a所具有的多個(gè)布線路徑wp1的相互連接的多個(gè)第2組電極gm2以及多個(gè)第2組電極gl2沿一個(gè)方向dl1按照同一順序排列。

詳細(xì)而言，邏輯芯片30b的多個(gè)第2組電極gl2包含在俯視時(shí)沿從接近側(cè)面30s1一側(cè)朝向遠(yuǎn)離側(cè)面30s1一側(cè)的方向dl1排列的、電極(第1電極)pl5、電極(第2電極)pl6、電極pl7以及電極(第3電極)pl8。在圖6以及圖7所示的例子中，電極pl5配置于最接近側(cè)面30s1的第1列。另外，電極pl8配置于最遠(yuǎn)離側(cè)面30s1的第4列。

另外，存儲(chǔ)芯片30a的多個(gè)第2組電極gm2b包含在俯視時(shí)沿從遠(yuǎn)離側(cè)面30s2一側(cè)朝向接近側(cè)面30s2一側(cè)的方向dl1排列的、電極(第4電極)pm5、電極(第5電極)pm6、電極pm7以及電極(第6電極)pm8。換言之，存儲(chǔ)芯片30a的多個(gè)第2組電極gm2包含在俯視時(shí)沿從接近側(cè)面30s2一側(cè)朝向遠(yuǎn)離側(cè)面30s2一側(cè)的方向dl2而排列的、電極(第6電極)pm8、電極pm7、電極(第5電極)pm6以及電極(第4電極)pm5。在圖6以及圖7所示的例子中，電極pm5配置于最遠(yuǎn)離側(cè)面30s2的第4列。另外，電極pm8配置于最接近側(cè)面30s2的第1列。

而且，邏輯芯片30b的電極pl5和存儲(chǔ)芯片30a的電極pm5經(jīng)由布線路徑wp1而電連接。另外，邏輯芯片30b的電極pl6和存儲(chǔ)芯片30a的電極pm6經(jīng)由其他布線路徑wp1而電連接。另外，邏輯芯片30b的電極pl7和存儲(chǔ)芯片30a的電極pm7經(jīng)由其他布線路徑wp1而電連接。另外，邏輯芯片30b的電極pl8和存儲(chǔ)芯片30a的電極pm8經(jīng)由其他布線路徑wp1而電連接。

換言之，當(dāng)以相互相對(duì)的側(cè)面30s1以及側(cè)面30s2為基準(zhǔn)從接近側(cè)面30s1以及側(cè)面30s2一側(cè)按照第1列、第2列……第m列的順序?qū)Χ鄠€(gè)第2組電極gl2以及第2組電極gm2進(jìn)行計(jì)數(shù)時(shí)，邏輯芯片30b的第n列的第2組電極gl2、與存儲(chǔ)芯片30a的第(m-n)列的第2組電極gm2分別電連接。在這種電極的排列方法的情況下，若使存儲(chǔ)芯片30a的多個(gè)第2組電極gm2的排列順序沿中介層20a的上表面20t平行移動(dòng)，則與邏輯芯片30b的多個(gè)第2組電極gl2的排列順序一致。因此，以下，如上所述，將相互連接的多個(gè)第2組電極gm2和多個(gè)第2組電極gl2沿一個(gè)方向dl1按照相同的順序排列的電極的排列方法以及連接方法記作平行移動(dòng)排列方式。

如本實(shí)施方式這樣，在作為迂回布線路徑的布線路徑wp1中，在采用上述的平行移動(dòng)排列方式的情況下，如圖6所示，多個(gè)布線路徑wp1彼此在路徑的中途相互立體交叉。后文中對(duì)使得多個(gè)布線路徑wp1彼此立體交叉的方法的詳情進(jìn)行敘述。在像這樣使多個(gè)布線路徑wp1彼此立體交叉的情況下，通過對(duì)圖6所示的布線路徑wp1和圖27所示的布線路徑wp1進(jìn)行比較而明確可知，能夠降低多個(gè)布線路徑wp1的路徑距離之差。

例如在圖6中，多個(gè)布線22a中的布線長(zhǎng)度最長(zhǎng)的布線22a是與電極pl8連接、且在布線層m1(最上層布線層)布設(shè)的布線22a。另外，多個(gè)布線22c中的布線長(zhǎng)度最短的布線22c是與電極pm8連接、且在布線層m4(與芯層21c相比更上層的布線層中的、最下層的布線層)布設(shè)的布線22c。另一方面，圖6所示的多個(gè)布線22a中的、布線長(zhǎng)度最短的布線22a是與電極pl5連接、且在布線層m4布設(shè)的布線22a。另外，多個(gè)布線22c中的、布線長(zhǎng)度最長(zhǎng)的布線22c是與電極pm4連接、且在布線層m1布設(shè)的布線22c。

在本實(shí)施方式中，將布線長(zhǎng)度最長(zhǎng)的布線22a和布線長(zhǎng)度最短的布線22c連接而構(gòu)成布線路徑wp1中的一個(gè)。另外，在本實(shí)施方式中，將布線長(zhǎng)度最短的布線22a和布線長(zhǎng)度最長(zhǎng)的布線22c連接而構(gòu)成布線路徑wp1中的另一個(gè)。另外，如圖6以及圖8所示，多個(gè)布線22d的長(zhǎng)度為相同程度(考慮信號(hào)傳送的可靠性而可視為相同的程度的誤差范圍內(nèi))。因此，根據(jù)本實(shí)施方式，能夠使分別構(gòu)成多個(gè)布線路徑wp1的、布線22a、布線22c以及布線22d的總距離同等長(zhǎng)度。本申請(qǐng)的發(fā)明人對(duì)應(yīng)用于具備約1000個(gè)信號(hào)傳送路徑的半導(dǎo)體器件的情況進(jìn)行研究而得知：對(duì)于多個(gè)布線路徑wp1，通過應(yīng)用上述的平行移動(dòng)排列方式，能夠?qū)⒍鄠€(gè)布線路徑wp1的路徑距離之差至少抑制為小于1mm。此外，根據(jù)本申請(qǐng)的發(fā)明人的研究，例如，在圖27所示那樣的鏡像排列方式的情況下，多個(gè)布線路徑wp1的路徑距離之差為15mm左右。

如上所述，根據(jù)本實(shí)施方式，對(duì)于作為迂回布線路徑的多個(gè)布線路徑wp1，通過應(yīng)用上述的平行移動(dòng)排列方式，能夠使多個(gè)布線路徑wp1為同等長(zhǎng)度。因此，能夠降低每個(gè)信號(hào)傳送路徑的傳送延遲誤差。其結(jié)果為，能夠提高與布線路徑wp2相比路徑距離更長(zhǎng)的布線路徑wp1的信號(hào)傳送的可靠性。另外，在多個(gè)布線路徑wp2的基礎(chǔ)上，能夠?qū)⒍鄠€(gè)布線路徑wp1用作信號(hào)傳送路徑，因此，即使在增加信號(hào)傳送路徑的數(shù)量的情況下，也能夠抑制布線層數(shù)的增加。

另外，如本實(shí)施方式這樣，在多個(gè)布線路徑wp1分別包含將芯層21c貫穿的通孔布線24的情況下，通孔布線24的排列也存在優(yōu)選的方式。

即，如圖6～圖8所示，多個(gè)通孔布線24包括沿從接近邏輯芯片30b的側(cè)面30s1一側(cè)朝向遠(yuǎn)離側(cè)面30s1一側(cè)的方向dl1排列的、通孔布線(第1通孔布線)tl5、通孔布線(第2通孔布線)tl6、通孔布線tl7、以及通孔布線(第3通孔布線)tl8。另外，多個(gè)通孔布線24包括沿從遠(yuǎn)離存儲(chǔ)芯片30a的側(cè)面30s2一側(cè)朝向接近側(cè)面30s2一側(cè)的方向dl1排列的、通孔布線(第4通孔布線)tm5、通孔布線(第5通孔布線)tm6、通孔布線tm7、以及通孔布線(第6通孔布線)。

而且，邏輯芯片30b的電極pl5和存儲(chǔ)芯片30a的電極pm5經(jīng)由通孔布線tl5以及通孔布線tm5而電連接。另外，邏輯芯片30b的電極pl6和存儲(chǔ)芯片30a的電極pm6經(jīng)由通孔布線tl6以及通孔布線tm6而電連接。另外，邏輯芯片30b的電極pl7和存儲(chǔ)芯片30a的電極pm7經(jīng)由通孔布線tl7以及通孔布線tm7而電連接。另外，邏輯芯片30b的電極pl8和存儲(chǔ)芯片30a的電極pm8經(jīng)由通孔布線tl8以及通孔布線tm8而電連接。

換言之，當(dāng)以側(cè)面30s1為基準(zhǔn)從接近側(cè)面30s1一側(cè)按照第1列、第2列……第m列的順序?qū)Χ鄠€(gè)第2組電極gl2以及多個(gè)通孔布線24進(jìn)行計(jì)算時(shí)，邏輯芯片30b的第n列的第2組電極gl2和第n列的通孔布線24電連接。另外，當(dāng)以側(cè)面30s2為基準(zhǔn)從接近側(cè)面30s2一側(cè)按照第1列、第2列……第m列的順序?qū)Χ鄠€(gè)通孔布線24進(jìn)行計(jì)算時(shí)，存儲(chǔ)芯片30a的第n列的第2組電極gm2和第n列的通孔布線24電連接。而且，接近邏輯芯片30b一側(cè)的第n列的通孔布線24與接近存儲(chǔ)芯片30a一側(cè)的第(m-n)列的通孔布線24分別電連接。

進(jìn)一步換言之，在本實(shí)施方式中，多個(gè)第2組電極gl2、第2組電極gm2、以及多個(gè)通孔布線24分別沿方向dl1按照同一順序排列。

＜多個(gè)布線路徑的立體交叉的詳情＞

接下來，對(duì)使多個(gè)布線路徑wp1立體交叉的方法進(jìn)行詳細(xì)說明。能夠以下述方式對(duì)本申請(qǐng)中所說的“布線路徑的立體交叉”進(jìn)行定義。首先，考慮中介層，該中介層具有：在任意規(guī)定的第1布線層中經(jīng)由多個(gè)第1布線各自而布設(shè)的多個(gè)第1布線路徑(信號(hào)傳送路徑)；以及在與上述第1布線層不同的第2布線層中經(jīng)由多個(gè)第2布線各自而布設(shè)的多個(gè)第2布線路徑(信號(hào)傳送路徑)。在上述第2布線層配置有與上述多個(gè)第1布線路徑連接的多個(gè)第1層間導(dǎo)電路。另外，在上述第1布線層配置有與上述多個(gè)第2布線路徑連接的多個(gè)第2層間導(dǎo)電路。

此處，在上述第1布線層中，當(dāng)將上述多個(gè)第2層間導(dǎo)電路中的一部分或者全部配置于上述多個(gè)第1布線之間時(shí)，第1布線路徑和第2布線路徑在第1布線層中處于立體交叉的狀態(tài)。另外，在上述第1布線層中，當(dāng)將上述多個(gè)第1布線中的一部分或者全部配置于上述多個(gè)第2層間導(dǎo)電路之間時(shí)，第1布線路徑和第2布線路徑在第1布線層中處于立體交叉的狀態(tài)。另外，在上述第2布線層中，當(dāng)將上述多個(gè)第1層間導(dǎo)電路中的一部分或者全部配置于上述多個(gè)第2布線之間時(shí)，第1布線路徑和第2布線路徑在第2布線層中處于立體交叉的狀態(tài)。另外，在上述第2布線層中，當(dāng)將上述多個(gè)第2布線中的一部分或者全部配置于上述多個(gè)第1層間導(dǎo)電路之間時(shí)，第1布線路徑和第2布線路徑在第2布線層中處于立體交叉的狀態(tài)。

另外，上述的“布設(shè)”是指：在層疊的多個(gè)布線層中的一個(gè)布線層中，經(jīng)由布線而將與該布線層的上一層的布線層連接的上層連接用層間導(dǎo)電路、和與該布線層的下一層的下層布線層連接且在與上層連接用層間導(dǎo)電路不同的位置配置的下層連接用層間導(dǎo)電路連接的狀態(tài)。

還能夠以下述方式對(duì)上述的“布線路徑的立體交叉”的定義進(jìn)行表述。即，“布線路徑的立體交叉”是指：“在一個(gè)布線層中，將構(gòu)成某布線路徑的布線配置于構(gòu)成在其他布線層中布設(shè)的其他多個(gè)布線路徑的多個(gè)通孔布線之間的狀態(tài)”。另外，“布線路徑的立體交叉”是指：“在一個(gè)布線層中，在構(gòu)成在該布線層中布設(shè)的多個(gè)布線路徑的多個(gè)布線之間配置有構(gòu)成在其他布線層中布設(shè)的其他布線路徑的通孔布線的狀態(tài)”。

根據(jù)上述定義，例如設(shè)置于不同的布線層的多個(gè)布線在俯視時(shí)相互交叉的情況并未包含在上述的“布線路徑的立體交叉”中。以下，利用附圖對(duì)布線路徑的立體交叉的具體例、以及立體交叉的部分的優(yōu)選方式進(jìn)行詳細(xì)說明。

在上述的＜將半導(dǎo)體芯片之間電連接的傳送路徑的詳情＞的章節(jié)，為了容易理解發(fā)明的技術(shù)思想，如圖6所示，對(duì)第1組電極gl1、第2組電極gl2、第1組電極gm1、以及第2組電極gm2分別設(shè)置有4列的情況下的實(shí)施方式進(jìn)行了說明。在本部分中，為了對(duì)上述的“布線路徑的立體交叉”進(jìn)行說明，如圖10所示，利用第1組電極gl1、第2組電極gl2、第1組電極gm1、以及第2組電極gm2分別分為兩組的中介層20b進(jìn)行說明。但是，除了以下說明的中介層20a(參照?qǐng)D6)和中介層20b的不同點(diǎn)以外，中介層20b的構(gòu)造與中介層20a的構(gòu)造相同。因此，將重復(fù)的說明省略，除了以下說明的不同點(diǎn)以外，能夠?qū)⒅薪閷?0b置換為上述的中介層20a。

圖9是示意性地示出作為相對(duì)于圖5～圖8所示的半導(dǎo)體器件的變形例的半導(dǎo)體器件的主要部分的剖視圖。另外，圖10～圖17是示意性地示出圖9所示的中介層所具備的信號(hào)傳送路徑的布局例的說明圖。詳細(xì)而言，圖10示出了位于圖9所示的芯片搭載面?zhèn)鹊牡?層的布線層m1，圖11示出了第1層的正下方的第2層的布線層m2，圖12示出了第2層的正下方的第3層的布線層m3，圖13示出了第3層的正下方的第4層的布線層m4。另外，圖14示出了第4層的正下方的第5層的布線層m5，圖15示出了位于第5層的相反側(cè)的第6層的布線層m6。圖9所示的中介層20b在布線層m5與布線層m6之間設(shè)置有芯層21c，布線層m5和布線層m6經(jīng)由多個(gè)通孔布線24而連接。另外，圖16示出了第6層的正下方的第7層的布線層m7，圖17示出了第7層的正下方的第8層的布線層m8。

此外，將半導(dǎo)體芯片30之間電連接的信號(hào)傳送路徑主要形成在圖9所示的布線層m1～布線層m8，因此，將圖9所示的布線層m9以及布線層m10的俯視圖的圖示省略。在圖9所示的布線層m，主要形成有利用圖4說明的多個(gè)布線路徑中的、供給電源電位的電源線vd1、vd2、vd3、供給基準(zhǔn)電位的基準(zhǔn)電位線vs1、vs2、或者在邏輯芯片30b和外部設(shè)備40之間傳送信號(hào)的信號(hào)線sig。另外，在圖9所示的布線層m10，形成有與圖5所示的布線基板10連接的多個(gè)下表面端子26。

另外，與圖5所示的中介層20a同樣地，圖9所示的半導(dǎo)體器件pkg2所具有的中介層20b搭載于布線基板10上。然而，如上所述，將半導(dǎo)體芯片30之間電連接的信號(hào)傳送路徑主要形成在圖9所示的布線層m1～布線層m8，因此在圖9中將圖示省略。在布線基板10主要形成有利用圖4說明的多個(gè)布線路徑中的、供給電源電位的電源線vd1、vd2、vd3、供給基準(zhǔn)電位的基準(zhǔn)電位線vs1、vs2、或者在邏輯芯片30b和外部設(shè)備40之間傳送信號(hào)的信號(hào)線sig。

另外，如圖9所示，在中介層20b的第1層的布線層m1形成有多個(gè)上表面端子25，半導(dǎo)體芯片30的多個(gè)電極33配置于與多個(gè)上表面端子25分別相對(duì)的位置。然而，在圖10以及圖11中，為了示出多個(gè)電極33和多個(gè)布線路徑在平面上的位置關(guān)系，利用實(shí)線(對(duì)于多個(gè)第1組電極gm1、gl1則利用虛線)示出多個(gè)電極33的位置。另外，在圖12～圖17中，為了易于觀察、且為了容易理解與圖10、圖11之間的平面上的位置關(guān)系，與圖10以及圖11同樣地示出了表示電極種類的附圖標(biāo)記。

另外，難以在一幅圖中示出圖9所示的中介層20b的上表面整體、以及各布線路徑的詳情。因此，在圖10～圖17中，在紙面的上層示出中介層20b中的、圖9所示的存儲(chǔ)芯片30a的搭載區(qū)域周圍的一部分區(qū)域20m，并在紙面的下層示出圖9所示的邏輯芯片30b的搭載區(qū)域周圍的一部分區(qū)域20l。因此，如圖10～圖17中標(biāo)注雙箭頭示意性地示出的那樣，邏輯芯片30b(參照?qǐng)D10)的側(cè)面30s1與存儲(chǔ)芯片30a(參照?qǐng)D10)的側(cè)面30s2相互相對(duì)。

另外，圖10～圖17所示的布線路徑中包含利用圖4說明的多個(gè)布線路徑中的、供給電源電位的電源線vd1、vd2、vd3、供給基準(zhǔn)電位的基準(zhǔn)電位線vs1、vs2。因此，在圖10～圖17中，為了識(shí)別信號(hào)傳送路徑和供電路徑，對(duì)電源電位的供給路徑和基準(zhǔn)電位的供給路徑標(biāo)注了圖案。在圖10以及圖11中，針對(duì)供給電源電位的電源線vd1、vd2、vd3以及供給基準(zhǔn)電位的基準(zhǔn)電位線vs1、vs2而標(biāo)注了互不相同的影線。另外，在圖11中，針對(duì)供給電源電位的電極以及供給基準(zhǔn)電位的電極33而標(biāo)注了互不相同的影線。另外，在圖12、圖13、圖16以及圖17中，對(duì)供給電源電位的通孔布線以及供給基準(zhǔn)電位的通孔布線進(jìn)行涂色。另外，在圖14以及圖15中，在圖10以及圖11中，針對(duì)供給電源電位的通孔布線24以及供給基準(zhǔn)電位的通孔布線而標(biāo)注互不相同的影線。

圖10所示的中介層20b與圖7所示的中介層20a相比排列了更多列的電極33(參照?qǐng)D9)。邏輯芯片30b的多個(gè)第1組電極gl1具有沿從接近邏輯芯片30b的側(cè)面30s1一側(cè)朝向遠(yuǎn)離側(cè)面30s1一側(cè)的方向dl1按順序排列的電極il1、il2、il3、il4、il5、il6、il7以及電極il8。另外，邏輯芯片30b的多個(gè)第2組電極gl2具有沿從接近邏輯芯片30b的側(cè)面30s1一側(cè)朝向遠(yuǎn)離側(cè)面30s1一側(cè)的方向dl1按順序排列的電極ol1、ol2、ol3、ol4、ol5、ol6、ol7以及電極ol8。另外，存儲(chǔ)芯片30a的多個(gè)第1組電極gm1具有沿從接近存儲(chǔ)芯片30a的側(cè)面30s2一側(cè)朝向遠(yuǎn)離側(cè)面30s2一側(cè)的方向dl2按順序排列的電極im1、im2、im3、im4、im5、im6、im7以及電極im8。另外，存儲(chǔ)芯片30a的多個(gè)第2組電極gm2具有沿從接近存儲(chǔ)芯片30a的側(cè)面30s2一側(cè)朝向遠(yuǎn)離側(cè)面30s2一側(cè)的方向dl2的相反方向即方向dl1按順序排列的電極om1、om2、om3、om4、om5、om6、om7以及電極om8。

另外，在利用圖9～圖17所示的中介層20b而說明的例子中，為了對(duì)上述的“布線路徑的立體交叉”進(jìn)行說明，根據(jù)布設(shè)的布線層的不同而將在圖5～圖8中說明的布線路徑wp1以及布線路徑wp2分別分為兩組。

即，如圖12或者圖13所示，多個(gè)布線路徑wp1包括：經(jīng)由在區(qū)域20l的布線層m3(參照?qǐng)D12)形成的多個(gè)布線(信號(hào)布線)22a1而布設(shè)的布線路徑(信號(hào)布線路徑)wp3；以及經(jīng)由在區(qū)域20l的布線層m4(參照?qǐng)D13)形成的多個(gè)布線(信號(hào)布線)22a2而布設(shè)的布線路徑(信號(hào)布線路徑)wp4。

另外，如圖12或圖13所示，多個(gè)布線路徑wp2包括：經(jīng)由在區(qū)域20l的布線層m3(參照?qǐng)D12)形成的多個(gè)布線(信號(hào)布線)22b1而布設(shè)的布線路徑(信號(hào)布線路徑)wp5；以及經(jīng)由在區(qū)域20l的布線層m4(參照?qǐng)D13)形成的多個(gè)布線22(信號(hào)布線)b2而布設(shè)的布線路徑(信號(hào)布線路徑)wp6。

在圖12～圖17中，通過線的形狀而對(duì)上述的布線路徑的種類進(jìn)行了區(qū)分。即，利用實(shí)線表示構(gòu)成布線路徑wp3的一部分的布線22a1(參照?qǐng)D12)、布線22c2(參照?qǐng)D13)、以及布線22d1(參照?qǐng)D16)。另外，利用點(diǎn)劃線表示構(gòu)成布線路徑wp4的一部分的布線(信號(hào)布線)22c1(參照?qǐng)D12)、布線22a2(參照?qǐng)D13)、以及布線22(信號(hào)布線)d2(參照?qǐng)D16)。另外，利用虛線表示構(gòu)成布線路徑wp5的一部分的布線22b1(參照?qǐng)D12)。另外，利用長(zhǎng)度比布線22b1的長(zhǎng)度更長(zhǎng)的虛線表示構(gòu)成布線路徑wp6的一部分的布線22b2(參照?qǐng)D13)。

另外，同上所述，對(duì)于圖9所示的多個(gè)連接柱布線23也根據(jù)連接的布線路徑而進(jìn)行分類。即，如圖12～圖17所示，多個(gè)連接柱布線23(參照?qǐng)D9)包括：構(gòu)成布線路徑wp3的一部分的連接柱布線23a；構(gòu)成布線路徑wp4的一部分的連接柱布線23b；構(gòu)成布線路徑wp5的一部分的連接柱布線23c；以及構(gòu)成布線路徑wp6的一部分的連接柱布線23d。

另外，根據(jù)連接的布線路徑而以下述方式對(duì)圖10所示的邏輯芯片30b以及存儲(chǔ)芯片30a分別具有的多個(gè)信號(hào)傳送用的電極33(參照?qǐng)D9)進(jìn)行分類。

即，邏輯芯片30b的多個(gè)第1組電極gl1以及存儲(chǔ)芯片30a的多個(gè)第1組電極gm1包括：經(jīng)由圖12所示的布線路徑wp5而連接的電極組gr3；以及經(jīng)由圖12以及圖13所示的布線路徑wp6而連接的電極組gr4。邏輯芯片30b的電極組gr3中包括電極il1、il2、il3以及電極il4。另外，存儲(chǔ)芯片30a的電極組gr3中包括電極im1、im2、im3、以及電極im4，上述各電極分別經(jīng)由布線路徑wp5而與電極il1、il2、il3以及電極il4連接。

另外，邏輯芯片30b的電極組gr4中包括電極il5、il6、il7、以及電極il8。另外，存儲(chǔ)芯片30a的電極組gr4中包括電極im5、im6、im7以及電極im8，上述各電極分別經(jīng)由布線路徑wp6而與電極il5、il6、il7以及電極il8連接。

另外，邏輯芯片30b的多個(gè)第2組電極gl2以及存儲(chǔ)芯片30a的多個(gè)第2組電極gm2包括：經(jīng)由圖12～圖16所示的布線路徑wp3而連接的電極組gr1；以及經(jīng)由圖12～圖17所示的布線路徑wp4而連接的電極組gr2。邏輯芯片30b的電極組gr1中包括電極ol5、ol6、ol7、以及電極ol8。另外，存儲(chǔ)芯片30a的電極組gr1中包括電極om5、om6、om7以及電極om8，上述各電極分別經(jīng)由布線路徑wp3而與電極ol5、ol6、ol7以及電極ol8連接。另外，邏輯芯片30b的電極組gr2中包括電極ol1、ol2、ol3以及電極ol4。另外，存儲(chǔ)芯片30a的電極組gr2中包括電極om1、om2、om3以及電極om4，上述各電極分別經(jīng)由布線路徑wp4而與電極ol1、ol2、ol3以及電極ol4連接。

以下，對(duì)圖9～圖17所示的中介層20b的連接方式進(jìn)行說明。首先，將圖10所示的邏輯芯片30b的多個(gè)第1組電極gl1以及存儲(chǔ)芯片30a的多個(gè)第1組電極gm1中的、在相對(duì)地接近側(cè)面30s1以及側(cè)面30s2的位置設(shè)置的電極組gr3連接的布線路徑wp5(參照?qǐng)D12)，經(jīng)由在圖12所示的布線層m3形成的布線22b1而布設(shè)。布線22b1在厚度方向上與邏輯芯片30b(參照?qǐng)D10)重疊的位置處具有一方的端部(連接柱布線23c)，并朝向存儲(chǔ)芯片30a(參照?qǐng)D10)延伸。另外，布線22b1的另一方的端部(連接柱布線23c)存在于在厚度方向上與存儲(chǔ)芯片30a重疊的位置。圖10所示的布線層m1至圖12所示的布線層m3經(jīng)由以在厚度方向上相互重疊的方式層疊的、連接柱布線23c(參照?qǐng)D12)而連接。另外，在比圖12所示的布線層m3靠下層的布線層未形成布線路徑wp5。即，將構(gòu)成電極組gr3的多個(gè)電極之間電連接的布線路徑wp5主要在布線層m3上布設(shè)。

另外，對(duì)圖10所示的邏輯芯片30b的多個(gè)第1組電極gl1以及存儲(chǔ)芯片30a的多個(gè)第1組電極gm1中的、與電極組gr3相比設(shè)置于遠(yuǎn)離側(cè)面30s1以及側(cè)面30s2的位置的電極組gr4進(jìn)行連接的布線路徑wp6(參照?qǐng)D13)，經(jīng)由形成于圖13所示的布線層m4的布線22b2而布設(shè)。布線22b2在厚度方向上與邏輯芯片30b(參照?qǐng)D10)重疊的位置處具有一方的端部(連接柱布線23d)，并朝向存儲(chǔ)芯片30a(參照?qǐng)D10)延伸。另外，布線22b2的另一方的端部(連接柱布線23d)存在于在厚度方向上與存儲(chǔ)芯片30a重疊的位置。圖10所示的布線層m1至圖13所示的布線層m4，經(jīng)由以在厚度方向上相互重疊的方式層疊的、連接柱布線23d(參照?qǐng)D12以及圖13)而連接。另外，在比圖13所示的布線層m4靠下層的布線層，未形成布線路徑wp6。即，將構(gòu)成電極組gr4的多個(gè)電極間電連接的布線路徑wp6主要在布線層m4上布設(shè)。

即，在圖10～圖17所示的例子中，邏輯芯片30b的多個(gè)第1組電極gm1和存儲(chǔ)芯片30a的多個(gè)第1組電極gm1分別以上述的鏡像排列方式而連接。因此，在圖10所示的布線層m1～圖13所示的布線層m4的各層中，多個(gè)布線路徑wp5和多個(gè)布線路徑wp6互不交叉。

接下來，將圖10所示的邏輯芯片30b的多個(gè)第2組電極gl2以及存儲(chǔ)芯片30a的多個(gè)第2組電極gm2中的電極組gr1連接的布線路徑wp3(參照?qǐng)D12)，經(jīng)由在圖12所示的布線層m3形成的布線22a1、在圖16所示的布線層m7形成的布線22d1、以及在圖13所示的布線層m4形成的布線(信號(hào)布線)22c2而布設(shè)。布線22a1在厚度方向上與邏輯芯片30b(參照?qǐng)D10)重疊的位置處具有一方的端部(連接柱布線23a)，并朝向從存儲(chǔ)芯片30a(參照?qǐng)D10)離開的方向延伸。另外，布線22c2在厚度方向上與存儲(chǔ)芯片30a重疊的位置處具有一方的端部，并朝向從邏輯芯片30b(參照?qǐng)D10)離開的方向延伸。

另外，從圖10所示的布線層m1至圖12所示的布線層m3的布線22a1的上述一方的端部，經(jīng)由以在厚度方向上相互重疊的方式層疊的連接柱布線23a(參照?qǐng)D12)而連接。另外，從圖12所示的布線22a1的上述另一方的端部至圖16所示的布線層m7，經(jīng)由以在厚度方向上相互重疊的方式層疊的連接柱布線23a(參照?qǐng)D12、圖13以及圖16)、以及通孔布線24(參照?qǐng)D14以及圖15)而連接。另外，圖16所示的連接柱布線23a成為布線22d1的一方的端部。

另外，在圖16所示的布線層m7形成的布線22d1從上述一方的端部(連接柱布線23a)朝向另一方的端部(連接柱布線23a)以按順序跨越側(cè)面30s1以及側(cè)面30s2的方式延伸。因此，布線22d1至少具有：在厚度方向上與邏輯芯片30b(參照?qǐng)D10)重疊的部分；在厚度方向上與存儲(chǔ)芯片30a(參照?qǐng)D10)重疊的部分；以及在厚度方向上與邏輯芯片30b以及存儲(chǔ)芯片30a不重疊的部分。

另外，從圖10所示的布線層m1至圖13所示的布線層m4的布線22c2的上述另一方的端部，經(jīng)由以在厚度方向上相互重疊的方式層疊的、連接柱布線23a(參照?qǐng)D12以及圖13)而連接。另外，從圖13所示的布線22c2的上述一方的端部至圖16所示的布線層m7的布線22d1的上述另一方的端部，經(jīng)由以在厚度方向上相互重疊的方式層疊的、連接柱布線23a(參照?qǐng)D13以及圖16)、以及通孔布線24(參照?qǐng)D14以及圖15)而連接。

另外，將圖10所示的邏輯芯片30b的多個(gè)第2組電極gl2以及存儲(chǔ)芯片30a的多個(gè)第2組電極gm2中的電極組gr2連接的布線路徑wp4(參照?qǐng)D12)，經(jīng)由在圖12所示的布線層m3形成的布線22c1、在圖17所示的布線層m8形成的布線(信號(hào)布線)22d2、以及在圖13所示的布線層m4形成的布線22a2而布設(shè)。布線22a2在厚度方向上與邏輯芯片30b(參照?qǐng)D10)重疊的位置處具有一方的端部(連接柱布線23a)，并朝向從存儲(chǔ)芯片30a(參照?qǐng)D10)離開的方向延伸。另外，布線22c1在厚度方向上與存儲(chǔ)芯片30a重疊的位置處具有一方的端部，并朝向從邏輯芯片30b(參照?qǐng)D10)離開的方向延伸。

另外，從圖10所示的布線層m1至圖13所示的布線層m4的布線22a2的上述一方的端部，經(jīng)由以在厚度方向上相互重疊的方式層疊的、連接柱布線23b(參照?qǐng)D12)而連接。另外，從圖13所示的布線22a2的上述另一方的端部至圖17所示的布線層m8，經(jīng)由以在厚度方向上相互重疊的方式層疊的、連接柱布線23b(參照?qǐng)D12、圖13、圖16以及圖17)、以及通孔布線24(參照?qǐng)D14以及圖15)而連接。另外，圖17所示的連接柱布線23b成為布線22d2的一方的端部。

另外，在圖17所示的布線層m8形成的布線22d2從上述一方的端部(連接柱布線23b)朝向另一方的端部(連接柱布線23b)以按順序跨越側(cè)面30s1以及側(cè)面30s2的方式延伸。因此，布線22d2至少具有：在厚度方向上與邏輯芯片30b(參照?qǐng)D10)重疊的部分；在厚度方向上與存儲(chǔ)芯片30a(參照?qǐng)D10)重疊的部分；以及在厚度方向上與邏輯芯片30b以及存儲(chǔ)芯片30a不重疊的部分。

另外，從圖10所示的布線層m1至圖12所示的布線層m3的布線22c1的上述另一方的端部，經(jīng)由以在厚度方向相互重疊的方式層疊的、連接柱布線23b(參照?qǐng)D12)而連接。另外，從圖12所示的布線22c1的上述一方的端部至圖17所示的布線層m8的布線22d2的上述另一方的端部，經(jīng)由以在厚度方向上相互重疊的方式層疊的、連接柱布線23b(參照?qǐng)D12、圖13、圖16以及圖17)、以及通孔布線24(參照?qǐng)D14以及圖15)而連接。

如上所述，將構(gòu)成電極組gr1的多個(gè)電極間電連接的布線路徑wp3主要在布線層m3、m7以及布線層m4布設(shè)。另外，將構(gòu)成電極組gr2的多個(gè)電極間電連接的布線路徑wp4主要在布線層m4、m8以及布線層m3布設(shè)。另外，電極組gr1和電極組gr2以上述的平行移動(dòng)排列方式而連接。因此，無論在中介層20b的何處，布線路徑wp3和布線路徑wp4都立體交叉。在本實(shí)施方式的例子中，在圖16中由雙點(diǎn)劃線包圍示出的布線層m7的a部，布線路徑wp3和布線路徑wp4立體交叉。

詳細(xì)而言，如作為圖16中的a部的放大俯視圖的圖18所示，在布線層m7中，在作為布線路徑wp3的一部分的多個(gè)布線22d1之間配置有作為布線路徑wp4的一部分的連接柱布線23b?；蛘?，在作為布線路徑wp4的一部分的連接柱布線23b之間配置有作為布線路徑wp3的一部分的多個(gè)布線22d1。在中介層20b中，形成為能夠盡量減少布線路徑立體交叉的部分，因此，在圖16所示的a部以外的部分，不存在布線路徑立體交叉的部分。

而且，在不同的布線路徑立體交叉的部分，與其他部分相比，布線路徑的配置密度變高，因此，需要避免布線路徑彼此的接觸。然而，為了避免布線路徑彼此的接觸，若布線22d1的迂回距離變長(zhǎng)，則成為信號(hào)傳送距離增加的原因。

因此，在本實(shí)施方式中，如圖18所示，在多個(gè)布線路徑wp3和多個(gè)布線路徑wp4相互立體交叉的部分，多個(gè)連接柱布線23b沿多個(gè)布線22d1的延伸方向排列地配置。在圖18所示的例子中，多個(gè)連接柱布線23b在沿方向dl1相鄰且延伸的兩條布線22d1之間配置成一列。另外，在圖18所示的例子中，僅通過使多個(gè)連接柱布線23b簡(jiǎn)單地排列成一列則空間會(huì)不足，因此，多根布線22d1和配置成一列的多個(gè)連接柱布線23b交替地排列。

像這樣，在沿著多個(gè)布線22d1的延伸方向排列有多個(gè)連接柱布線23b的情況下，能夠?qū)⒍鄠€(gè)布線22d1分別配置為直線地延伸。其結(jié)果為，能夠抑制信號(hào)傳送路徑距離在多個(gè)布線路徑wp3和多個(gè)布線路徑wp4立體交叉的部分變長(zhǎng)。

此外，在本實(shí)施方式中，舉例說明了布線路徑wp3和布線路徑wp4在圖16所示的區(qū)域20l的一部分立體交叉的實(shí)施方式。然而，例如布線路徑wp3與布線路徑wp4也可以在圖16所示的區(qū)域20m的一部分立體交叉。

在此，為了降低使多個(gè)布線路徑彼此立體交叉的部分處的迂回距離，優(yōu)選使布線的配置空間具有一定程度的富余。因此，優(yōu)選至少在圖12以及圖13所示的形成有布線路徑wp3的布線層m3(參照?qǐng)D12)以及布線層m4(參照?qǐng)D13)不使布線路徑wp3和布線路徑wp4立體交叉。另外，如本實(shí)施方式這樣，只要與具備多個(gè)通孔布線24(參照?qǐng)D9)的芯層21c(參照?qǐng)D9)相比位于更下層(圖9所示的下表面20b側(cè))，則與芯層21c的上層(圖9所示的上表面20t側(cè))相比具有更多的布線空間的富余。因此，如本實(shí)施方式這樣，特別優(yōu)選在比芯層21c靠下層的布線層m7(參照?qǐng)D16)進(jìn)行立體交叉。

另外，在本實(shí)施方式中，如圖12以及圖13所示，在厚度方向上與存儲(chǔ)芯片30a(參照?qǐng)D10)以及邏輯芯片30b(參照?qǐng)D10)重疊的區(qū)域，多個(gè)連接柱布線23分別排列成交錯(cuò)狀(交錯(cuò)網(wǎng)格狀)。通過在與配置成交錯(cuò)網(wǎng)格狀的多個(gè)電極33(參照?qǐng)D10)重疊的位置設(shè)置連接柱布線23，能夠縮短到與布線層m3(參照?qǐng)D12)、布線層m4(參照?qǐng)D13)連接的布線路徑距離。另一方面，在與存儲(chǔ)芯片30a以及邏輯芯片30b在厚度方向上不重疊的區(qū)域，如圖12、圖13、圖16以及圖17所示，多個(gè)連接柱布線23沿多個(gè)布線的延伸方向排列。與該存儲(chǔ)芯片30a以及邏輯芯片30b在厚度方向上不重疊的區(qū)域是供布線路徑wp1的一部分配置的區(qū)域。

即，在本實(shí)施方式中，在供布線路徑wp1的一部分設(shè)置的區(qū)域，多個(gè)連接柱布線23沿多個(gè)布線的延伸方向排列。詳細(xì)而言，在供布線路徑wp1中的、圖12所示的多個(gè)布線22a1的一部分、多個(gè)布線22c1的一部分、圖13所示的多個(gè)布線22a2的一部分、多個(gè)布線22c2的一部分設(shè)置的區(qū)域，多個(gè)連接柱布線23沿多個(gè)布線的延伸方向排列。另外，在供圖16所示的多個(gè)布線22d1的整體、以及圖17所示的多個(gè)布線22d2的整體設(shè)置的區(qū)域，多個(gè)連接柱布線23沿多個(gè)布線的延伸方向排列。因此，能夠使構(gòu)成布線路徑wp1的多個(gè)布線直線地延伸，因此能夠縮短多個(gè)布線路徑wp1各自的路徑距離。

另外，在上述連接柱布線23a、23b、23c以及連接柱布線23d的說明中，記載為形成于多個(gè)布線層的連接柱布線23a、23b、23c、23d以在厚度方向上互相重疊的方式層疊。然而，如圖9中示意性地所示，在其他連接柱布線23的中心線配置于下層的連接柱布線23的中心線上的連接柱布線23的層疊方法的情況下，制造工序變得繁瑣。因此，如圖18所示，存在對(duì)與下層連接的連接柱布線23和與上層連接的連接柱布線23進(jìn)行相鄰配置、且在相鄰的連接柱布線23之間設(shè)置導(dǎo)體圖案cdp而進(jìn)行連接的方法。若該導(dǎo)體圖案cdp的長(zhǎng)度相對(duì)于上述布設(shè)用的布線(例如圖12所示的布線22a1)為相同程度，則需要考慮對(duì)信號(hào)傳送路徑的長(zhǎng)度造成的影響。然而，如圖18所示，導(dǎo)體圖案cdp的長(zhǎng)度若是將彼此相鄰地形成的連接柱布線23之間連接的程度，則由導(dǎo)體圖案cdp造成的信號(hào)傳送的特性方面的影響小至能夠忽略的程度。

在此，如圖9所示，在與下層連接的連接柱布線23的中心線上、以及與上層連接的連接柱布線23的中心線相互重疊的位置處層疊有連接柱布線23的情況下，能夠減少各布線層的連接柱布線23的專有面積。因此，出于提高信號(hào)傳送路徑的配置密度的觀點(diǎn)，如圖9所示，優(yōu)選其他連接柱布線23的中心線配置于下層的連接柱布線23的中心線上的結(jié)構(gòu)。

另外，如圖18所示，在本實(shí)施方式中，構(gòu)成信號(hào)傳送路徑的一部分的多個(gè)連接柱布線23b配置于構(gòu)成基準(zhǔn)電位供給路徑(圖18所示的基準(zhǔn)電位線vs1、vs2)的一部分的連接柱布線23之間。詳細(xì)而言，多個(gè)連接柱布線23b、和多個(gè)基準(zhǔn)電位供給用的連接柱布線23沿布線22d1的延伸方向交替地配置。另外，分別觀察圖12～圖17可知，在多個(gè)布線層的各布線層，構(gòu)成布線路徑wp1的一部分的連接柱布線23a以及連接柱布線23b配置于將基準(zhǔn)電位供給至存儲(chǔ)芯片30a(參照?qǐng)D10)以及邏輯芯片30b(參照?qǐng)D10)中的至少一方的多個(gè)連接柱布線23之間。詳細(xì)而言，構(gòu)成布線路徑wp1的一部分的連接柱布線23a以及連接柱布線23b、和多個(gè)基準(zhǔn)電位供給用的連接柱布線23沿布線22d1的延伸方向交替地配置。

像這樣，若將信號(hào)傳送路徑用的連接柱布線23a、23b配置于基準(zhǔn)電位供給用的連接柱布線23之間，則在將基準(zhǔn)電位供給用的連接柱布線23用作信號(hào)的返回路徑時(shí)，信號(hào)傳送路徑與返回路徑之間的距離變得很近。因此能夠減弱對(duì)于信號(hào)傳送路徑的噪聲影響。另外，若將信號(hào)傳送路徑用的連接柱布線23a、23b配置于基準(zhǔn)電位供給用的連接柱布線23之間，則在信號(hào)傳送路徑相鄰的位置配置屏蔽線。

另外，對(duì)圖14及圖15與圖10進(jìn)行比較可知，在俯視時(shí)，多個(gè)通孔布線24中的一部分與多個(gè)第2組電極gl2(參照?qǐng)D10)以及多個(gè)第2組電極gm2(參照?qǐng)D10)中的一部分重疊。如上所述，在本實(shí)施方式中，邏輯芯片30b的多個(gè)第2組電極gl2以及存儲(chǔ)芯片30a的多個(gè)第2組電極gm2包括：經(jīng)由圖12～圖16所示的布線路徑wp3而連接的電極組gr1；以及經(jīng)由圖12～圖17所示的布線路徑wp4而連接的電極組gr2。

因此，如上所述，在俯視時(shí)，即使多個(gè)通孔布線24中的一部分與多個(gè)第2組電極gl2以及多個(gè)第2組電極gm2中的一部分重疊，也能夠避免多個(gè)布線路徑的接觸。

而且，在多個(gè)通孔布線24中的一部分與多個(gè)第2組電極gl2以及多個(gè)第2組電極gm2中的一部分重疊的情況下，能夠減小中介層20b的上表面的面積。即，能夠?qū)崿F(xiàn)半導(dǎo)體器件pkg1的小型化。

另外，在本實(shí)施方式中，構(gòu)成布線路徑wp1的布線中的最長(zhǎng)的布線是圖16所示的布線22d1以及圖17所示的布線22d2。因此，當(dāng)研究使布線路徑wp1同等長(zhǎng)度時(shí)，特別優(yōu)選使圖16所示的多個(gè)布線22d1以及圖17所示的多個(gè)布線22d2各自的長(zhǎng)度成為同等長(zhǎng)度。

因此，在本實(shí)施方式中，如圖16、圖17以及圖19所示，研究多個(gè)布線22d1以及多個(gè)布線22d2分別與連接柱布線23連接的方向而使多個(gè)布線22d1以及多個(gè)布線22d2成為同等長(zhǎng)度。圖19是示意性地示出圖16以及圖17所示的信號(hào)傳送用的布線的布局的放大俯視圖。

如圖16及圖17所示，在布線層m7(參照?qǐng)D16)以及布線層m8(參照?qǐng)D17)中，與多個(gè)布線22d1以及多個(gè)布線22d2連接的多個(gè)連接柱布線23配置為沿作為布線的延伸方向的方向dl1(或者方向dl2)排列。因此，在多個(gè)布線22d1以及多個(gè)布線22d2整體由直線構(gòu)成的情況下，多個(gè)布線路徑相互接觸。因此，為了避免多個(gè)布線路徑接觸，多個(gè)布線22d1以及多個(gè)布線22d2分別需要具有至少在即將與連接柱布線23連接之前局部地彎曲的部分(換言之，為迂回的部分)。

此處，在隨機(jī)地規(guī)定與連接柱布線23連接的方向的情況下，多個(gè)布線22d1以及多個(gè)布線22d2各自的迂電路徑變得復(fù)雜，從而長(zhǎng)度有可能產(chǎn)生偏差。

因此，在本實(shí)施方式中，如圖19中示意性所示，多個(gè)布線22d1以及多個(gè)布線22d2各自的與連接柱布線23連接的方向以下述方式構(gòu)成。即，布線層m7具有：供多個(gè)布線22d1的一方的端部連接的多個(gè)連接柱布線(端部連接柱布線)23d1；以及供多個(gè)布線22d1的另一方的端部連接的多個(gè)連接柱布線(端部連接柱布線)23d2。另外，布線層m8具有：供多個(gè)布線22d2的一方的端部連接的多個(gè)連接柱布線(端部連接柱布線)23d3；以及供多個(gè)布線22d2的另一方的端部連接的多個(gè)連接柱布線(端部連接柱布線)23d4。

另外，多個(gè)連接柱布線23d1、多個(gè)連接柱布線23d2、多個(gè)連接柱布線23d3、以及多個(gè)連接柱布線23d4分別具有隔著邊界線(假想線)vl1而相互相對(duì)的部分vp1以及部分vp2。另外，部分vp1以及部分vp2沿與方向dl1(或者方向dl2)正交的方向dl3以及方向dl3的相反方向dl4中的、方向dl3按順序排列。

另外，多個(gè)布線22d1的一方的端部與多個(gè)連接柱布線23d1各自的所述第1部分連接。另外，多個(gè)布線22d1的另一方的端部與多個(gè)連接柱布線23d2各自的所述第2部分連接。另外，多個(gè)布線22d2的一方的端部與多個(gè)連接柱布線23d3各自的部分vp1連接。另外，多個(gè)布線22d2的另一方的端部與多個(gè)連接柱布線23d4各自的部分vp2連接。

如上所述，通過對(duì)多個(gè)布線22d1以及多個(gè)布線22d2分別與連接柱布線23連接的方向進(jìn)行規(guī)定，能夠使多個(gè)布線22d1以及多個(gè)布線22d2各自的長(zhǎng)度相等。

例如，在圖19所示的例子中，多個(gè)布線22d1以及多個(gè)布線22d2分別具有兩處部位的彎曲部bp1、bp2。而且，從彎曲部bp1至連接柱布線23的部分rt1的長(zhǎng)度比從彎曲部bp2至連接柱布線23的部分rt2的長(zhǎng)度長(zhǎng)。然而，多個(gè)部分rt1的長(zhǎng)度以及多個(gè)部分rt2的長(zhǎng)度相等。另外，多個(gè)布線22d1以及多個(gè)布線22d2各自的、從彎曲部bp1至彎曲部bp2的長(zhǎng)度相等。因此，多個(gè)布線22d1以及多個(gè)布線22d2各自的長(zhǎng)度相等。

＜變形例＞

在本實(shí)施方式中，在實(shí)施方式的說明中也對(duì)多個(gè)變形例進(jìn)行了說明，以下對(duì)上述以外的變形例進(jìn)行說明。此外，在以下說明的圖20～圖24所示的變形例中，為了對(duì)供給電源電力的路徑的配置進(jìn)行詳細(xì)說明，與圖6所示的半導(dǎo)體器件pkg1相比進(jìn)一步減少信號(hào)傳送路徑的數(shù)量而示出。

圖20是示出將作為相對(duì)于圖4所示的半導(dǎo)體器件的變形例的半導(dǎo)體器件搭載于安裝基板時(shí)的電路結(jié)構(gòu)例的說明圖。另外，圖21是示意性地示出圖20所示的電路結(jié)構(gòu)中的電源布線以及基準(zhǔn)電位布線的連接方法的例子的說明圖。另外，圖22是示出相對(duì)于圖21的變形例的說明圖。另外，圖23是示出圖21所示的邏輯芯片的電極的排列例的主要部分放大剖視圖。另外，圖24是示出圖22所示的邏輯芯片的電極的排列例的主要部分放大剖視圖。

此外，圖21～圖24分別為剖視圖，但為了易于觀察而將影線省略。但是，關(guān)于圖23以及圖24所示的電極33，在信號(hào)傳送用的電極33和供給電源電位或基準(zhǔn)電位的電極33中，標(biāo)注互不相同的影線。另外，在圖21～圖24中，為了容易識(shí)別信號(hào)傳送路徑和電源電位、基準(zhǔn)電位的供給路徑，由點(diǎn)劃線示出信號(hào)傳送路徑(但是，圖21以及圖22所示的通孔布線24除外)。另外，在圖21以及圖22中，由虛線示出在圖20所示的邏輯芯片30b與外部設(shè)備40之間傳送信號(hào)的信號(hào)線sig的布局的例子。

在圖4所示的半導(dǎo)體器件pkg1中，電源線vd1、電源線vd2以及電源線vd3分別獨(dú)立地與中介層20a連接。然而，在圖20所示的半導(dǎo)體器件pkg3所具有的中介層20c、半導(dǎo)體器件pkg4所具有的中介層20d，從電源線vd1將用于使邏輯芯片30b的動(dòng)作的電源電位供給至邏輯芯片30b，從電源線vd2將用于使邏輯芯片30a的動(dòng)作的電源電位供給至存儲(chǔ)芯片30a。另外，邏輯芯片30b具有對(duì)信號(hào)的電壓電平進(jìn)行變換的電壓變換電路cvt。在電壓變換路徑cvt中，為了在存儲(chǔ)芯片30a與邏輯芯片30b之間進(jìn)行信號(hào)的輸入輸出而對(duì)電壓電平進(jìn)行變換。另外，在圖20所示的半導(dǎo)體器件pkg3所具有的中介層20c、半導(dǎo)體器件pkg4所具有的中介層20d，從基準(zhǔn)電位線vs1供給例如接地電位等基準(zhǔn)電位，并分別供給至存儲(chǔ)芯片30a、邏輯芯片30b。

在圖21所示的半導(dǎo)體器件pkg3的情況下，邏輯芯片30b以及存儲(chǔ)芯片30a所具備的電極33的排列與圖6所示的半導(dǎo)體器件pkg1、圖9所示的半導(dǎo)體器件pkg2相同。即，在邏輯芯片30b的側(cè)面30s1側(cè)集中配置有多個(gè)第1組電極gl1以及多個(gè)第2組電極gl2，在從側(cè)面30s1離開的位置設(shè)置有供給電源電位的電源電極pvd以及基準(zhǔn)電位電極pvs。另外，在存儲(chǔ)芯片30a的側(cè)面30s1側(cè)集中配置有多個(gè)第1組電極gm1以及多個(gè)第2組電極gm2，在從側(cè)面30s1離開的位置設(shè)置有供給電源電位的電源電極pvd以及基準(zhǔn)電位電極pvs。

另一方面，在圖22所示的半導(dǎo)體器件pkg4的情況下，邏輯芯片30b所具備的電極33的排列與圖21所示的半導(dǎo)體器件pkg3的情況不同。半導(dǎo)體器件pkg4的邏輯芯片30b所具備的多個(gè)電極33以下述方式排列。在半導(dǎo)體器件pkg4的邏輯芯片30b所具備的多個(gè)第2組電極gl2與多個(gè)第1組電極gl1之間，配置有將電源電位供給至邏輯芯片30b的電源電極pvd；以及將基準(zhǔn)電位供給至邏輯芯片30b的基準(zhǔn)電電位電極pvs。

如上所述，邏輯芯片30b具備對(duì)存儲(chǔ)芯片30a的主存儲(chǔ)電路的動(dòng)作進(jìn)行控制的控制電路。另外，邏輯芯片30b具備對(duì)輸入的數(shù)據(jù)信號(hào)進(jìn)行運(yùn)算處理的運(yùn)算處理電路。在圖23以及圖24中，作為一例而將運(yùn)算處理電路、控制電路等主要的電路示作核心電路(主電路)core1。另外，在圖23以及圖24所示的例子中，邏輯芯片30b具備電壓變換電路cvt，該電壓變換電路cvt將信號(hào)的電壓電平在輸入輸出用緩沖器中使用的電壓電平與在內(nèi)部電路等使用的電壓電平之間彼此進(jìn)行變換。另外，邏輯芯片30b的核心電路core1、電壓變換電路cvt、和邏輯芯片30b的電極33經(jīng)由在邏輯芯片30b的布線層32形成的多個(gè)布線36而連接。

邏輯芯片30b的核心電路core1與圖2所示的存儲(chǔ)芯片30a的核心電路core2相比，每單位面積的耗電量較大。因此，若電力的供給量在瞬間內(nèi)不足，則會(huì)產(chǎn)生電壓下降等現(xiàn)象，電路動(dòng)作有可能變得不穩(wěn)定。

另外，形成于邏輯芯片30b的多個(gè)布線36各自的截面積(布線路徑的截面積)小于例如圖5所示的中介層20a的多個(gè)布線22的截面積(布線路徑的截面積)。因此，有時(shí)當(dāng)布線36的傳送距離變長(zhǎng)時(shí)，電壓會(huì)降低。

此處，著眼于供給至電壓變換電路cvt的電力。在圖23所示的例子中，核心電路core1介于電壓變換電路cvt與用于將電源電位供給至電壓變換電路cvt的電源電極pvd之間。因此，若核心電路core1中的耗電量急劇升高，則向電壓變換電路cvt供給的電壓有可能不足。

另一方面，在圖24所示的例子中，核心電路core1未介于電壓變換電路cvt和用于將電源電位供給至電壓變換電路cvt的電源電極pvd之間。因此，形成為不易因核心電路core1的所需電力的變化而使得向電壓變換電路cvt供給的電壓下降的構(gòu)造。

另外，在圖24所示的例子中，由于將電源電極pvd以及基準(zhǔn)電位電極pvs設(shè)置于多個(gè)第1組電極gl1與多個(gè)第2組電極gl2之間，因此從電源電極pvd以及基準(zhǔn)電位電極pvs至電壓變換電路cvt的路徑距離較短。因此，根據(jù)圖24所示的例子，能夠抑制因到電壓變換電路cvt為止的路徑距離而引起的電壓下降。

并且，在圖24所示的例子中，多個(gè)第2組電極gl2設(shè)置于多個(gè)電源電極pvd以及多個(gè)基準(zhǔn)電位電極pvs之間。因此，在向核心電路core1供電的路徑中，能夠降低在瞬間內(nèi)產(chǎn)生電壓下降的可能性。

在圖22以及圖24所示的半導(dǎo)體器件pkg4的情況下，如上所述，出于使邏輯芯片30b的電路動(dòng)作穩(wěn)定化的觀點(diǎn)，該方式為優(yōu)選方式。另一方面，在圖21以及圖23所示的半導(dǎo)體器件pkg3的情況下，多個(gè)第1組電極gl1和多個(gè)第2組電極gl2配置為彼此相鄰，因此，能夠縮短圖21所示的布線路徑wp1的路徑距離。

此外，如上所述，在存儲(chǔ)芯片30a的情況下，每單位面積的耗電量比邏輯芯片30b的耗電量小。因此，在向存儲(chǔ)芯片30a的電路供電的路徑中，與邏輯芯片30b的情況相比，產(chǎn)生電壓下降的可能性相對(duì)較小。因此，在圖24所示的例子中，半導(dǎo)體器件pkg4的存儲(chǔ)芯片30a所具備的電極33的排列與圖21所示的半導(dǎo)體器件pkg3的情況相同。即，半導(dǎo)體器件pkg4的存儲(chǔ)芯片30a所具備的多個(gè)第2組電極gm2和多個(gè)第1組電極gm1配置為彼此相鄰。由此，能夠抑制圖22所示的布線路徑wp1的路徑距離增加。

但是，在向存儲(chǔ)芯片30a的電路供電的路徑中，在有可能發(fā)生電壓下降的情況下，可以與邏輯芯片30b同樣地對(duì)電極33進(jìn)行排列。即，可以在存儲(chǔ)芯片30a所具備的多個(gè)第2組電極gm2與多個(gè)第1組電極gm1之間，配置向存儲(chǔ)芯片30a供給電源電位的電源電極pvd、以及向存儲(chǔ)芯片30a供給基準(zhǔn)電位的基準(zhǔn)電電位電極pvs。

接下來，作為相對(duì)于上述各實(shí)施方式的變形例，對(duì)例如取代具有圖21所示的芯層21c的中介層20c而應(yīng)用以半導(dǎo)體基板為基材的中介層的實(shí)施方式進(jìn)行說明。圖25是示出相對(duì)于圖21的變形例的剖視圖。

圖25所示的中介層20e在具有硅基板(基材)28這一點(diǎn)上與圖21所示的中介層20c不同，其中，硅基板(基材)28具有主面28t。另外，中介層20e在不具有圖21所示的芯層21c以及多個(gè)通孔布線24這一點(diǎn)上與中介層20c不同。

另外，中介層20e具備在厚度方向(從主面28t以及下表面20b中的一方的面朝向另一方的面的方向)上將硅基板28貫穿的多個(gè)貫穿電極29。多個(gè)貫穿電極29是通過將例如銅(cu)等導(dǎo)體埋入于以在厚度方向上將硅基板28貫穿的方式形成的貫穿孔而形成的導(dǎo)電路徑。多個(gè)貫穿電極29各自的一方的端部分別與下表面端子26連接，另一方的端部與布線層的布線22連接。在中介層20e的情況下，貫穿電極29介于例如電源電位的供給路徑、基準(zhǔn)電位的供給路徑、或者在圖20所示的邏輯芯片30b與外部設(shè)備40之間傳送信號(hào)的信號(hào)線sig等、將半導(dǎo)體芯片30和布線基板10(參照?qǐng)D20)電連接的路徑。

中介層20e具有配置于主面28t上的多個(gè)布線層，在多個(gè)布線層分別形成有多個(gè)布線路徑wp1、wp2。這一點(diǎn)與圖21所示的中介層20c相同。多個(gè)布線路徑wp1以及布線路徑wp2可以與布線基板10(參照?qǐng)D20)電隔離。因此，布線路徑wp1以及布線路徑wp2與多個(gè)貫穿電極29分離。

另外，中介層20e所具備的布線層例如圖5所示的邏輯芯片30b的布線層32那樣，以與在半導(dǎo)體芯片上形成與半導(dǎo)體元件電連接的布線層的工藝同樣地進(jìn)行制造。因此，能夠以高密度而形成截面積比圖21所示的中介層20c所具備的多個(gè)布線的截面積小的布線。

像這樣，將利用硅基板28作為基材的中介層稱為硅中介層。如上述實(shí)施方式中說明的那樣，布線路徑wp1的路徑距離之差在通孔布線24介于布線路徑wp1之間時(shí)特別容易變大。

然而，即使在為硅中介層的情況下，在上述的多個(gè)布線路徑wp2和多個(gè)布線路徑wp1混合存在的情況下，多個(gè)布線路徑wp1的路徑距離也變長(zhǎng)。

因此，通過針對(duì)多個(gè)布線路徑wp1而采用上述的平行移動(dòng)排列方式，能夠減小多個(gè)布線路徑wp1的路徑距離之差。

另外，在圖8所示的例子中，對(duì)多個(gè)布線22d形成于與圖7所示的形成有多個(gè)布線22a、多個(gè)布線22b、以及多個(gè)布線22c的布線層m1、m2、m3、以及布線層m4不同的布線層的例子進(jìn)行了說明。然而，作為變形例，多個(gè)布線層22d可以分別形成于與形成有多個(gè)布線22b的布線層相同的布線層。

在該情況下，需要避免多個(gè)布線22d與多個(gè)布線22b接觸，因此，布線22d的迂回距離變得更大。因此，通過應(yīng)用上述的平行移動(dòng)排列方式，能夠減小布線22d的路徑距離之差。

另外，在上述實(shí)施方式中，作為搭載于中介層的半導(dǎo)體部件而舉出半導(dǎo)體芯片進(jìn)行了說明。然而，除了上述的半導(dǎo)體芯片以外，半導(dǎo)體部件的方式還能夠應(yīng)用各種變形例。例如，可以取代上述的半導(dǎo)體芯片30而使用層疊有多個(gè)半導(dǎo)體芯片的半導(dǎo)體芯片層疊體。另外，例如可以取代上述的半導(dǎo)體芯片30而使用半導(dǎo)體芯片搭載于布線基板等基材的半導(dǎo)體封裝。

＜半導(dǎo)體器件的制造方法＞

接下來，對(duì)利用圖1～圖25說明的半導(dǎo)體器件pkg1、pkg2、pkg3、pkg4、pkg5的制造工序進(jìn)行說明。其中，除了將布線層層疊于中介層時(shí)的工序不同以外，通過同樣的制造方法制造上述的半導(dǎo)體器件pkg1、pkg2、pkg3、pkg4、以及半導(dǎo)體器件pkg5。因此、在以下說明中，作為代表例而對(duì)半導(dǎo)體器件pkg1的制造方法進(jìn)行說明。另外，在以下說明中，根據(jù)需要而參照?qǐng)D1～圖25對(duì)表示制造工序的流程的流程圖進(jìn)行說明。圖26是示出利用圖1～圖25而說明的半導(dǎo)體器件的制造工序的概況的說明圖。

＜中介層的準(zhǔn)備＞

首先，在中介層準(zhǔn)備工序中，準(zhǔn)備圖5～圖8所示的中介層20a、圖10～圖17所示的中介層20b、圖21所示的中介層20c、圖22所示的中介層20d、或者圖25所示的中介層20e。中介層20a、20b、20c、20d(以下，在制造工序的說明中，作為代表而記作中介層20a)的制造方法，在芯層21c形成多個(gè)通孔布線24，然后，針對(duì)芯層21c的上表面21t以及下表面21b分別層疊多個(gè)布線層。布線層的層疊方法通過反復(fù)進(jìn)行絕緣層沉積工序、導(dǎo)體埋入工序以及研磨工序來進(jìn)行。

另一方面，在中介層20e的制造方法中，準(zhǔn)備作為半導(dǎo)體晶片的硅基板28(參照?qǐng)D25)，在硅基板28上層疊多個(gè)布線層。布線層的層疊方法例如與上述的中介層20a同樣地，通過反復(fù)執(zhí)行絕緣層沉積工序、導(dǎo)體埋入工序以及研磨工序來進(jìn)行。

＜芯片焊接＞

接下來，在芯片焊接工序中，如圖3所示，在中介層20a上搭載多個(gè)半導(dǎo)體芯片30。在本工序中，以使得多個(gè)半導(dǎo)體芯片30的表面30t和中介層20a的上表面20t分別相對(duì)的方式按順序?qū)Χ鄠€(gè)半導(dǎo)體芯片30進(jìn)行搭載。搭載順序并未特別限定，但在多個(gè)半導(dǎo)體芯片30的厚度存在差異的情況下，優(yōu)選先對(duì)厚度相對(duì)較薄的半導(dǎo)體芯片30進(jìn)行搭載。

例如，在本實(shí)施方式中，存儲(chǔ)芯片30a為一個(gè)，但也可以使用作為存儲(chǔ)芯片30a而層疊有多個(gè)存儲(chǔ)芯片30a的層疊體。在該情況下，與邏輯芯片30b相比，存儲(chǔ)芯片30a的層疊體的厚度更容易變厚，因此優(yōu)選先對(duì)邏輯芯片30b進(jìn)行搭載。

另外，在本工序中，如圖6所示，半導(dǎo)體芯片30的多個(gè)電極33和中介層20a的多個(gè)上表面端子25經(jīng)由多個(gè)凸電極35而電連接。

此外，在圖3以及圖5中，多個(gè)凸電極35露出，但也可以以將多個(gè)凸電極35的周圍覆蓋的方式在半導(dǎo)體芯片30和中介層20a之間配置底充樹脂(省略圖示)。底充樹脂是絕緣性樹脂，通過將多個(gè)凸電極35的周圍覆蓋而能夠?qū)ν闺姌O35進(jìn)行保護(hù)。

＜中介層的搭載＞

接下來，在中介層搭載工序中，如圖3所示，準(zhǔn)備作為封裝基板的布線基板10，將搭載有多個(gè)半導(dǎo)體芯片30的中介層20a搭載于布線基板10上。在本工序中，以使得中介層20a的下表面20b和布線基板10的上表面10t相對(duì)的方式進(jìn)行搭載。

另外，在本工序中，如圖5所示，中介層20a的多個(gè)下表面端子26和布線基板10的多個(gè)鍵合焊盤16經(jīng)由凸電極27而電連接。

此外，在圖3以及圖5中，多個(gè)凸電極27露出，但也可以以將多個(gè)凸電極27的周圍覆蓋的方式在中介層20a與布線基板10之間配置底充樹脂(省略圖示)。底充樹脂是絕緣性樹脂，通過將多個(gè)凸電極27的周圍覆蓋，能夠?qū)ν闺姌O27進(jìn)行保護(hù)。

＜球焊＞

接下來，在球焊工序中，如圖3所示，將成為外部端子的多個(gè)焊錫球11與在布線基板10的下表面10b形成的多個(gè)觸點(diǎn)12接合。

在本工序中，在布線基板10的下表面10b朝向上方之后，將焊錫球11配置于在布線基板10的下表面10b露出的多個(gè)觸點(diǎn)12各自的上方。然后，對(duì)多個(gè)焊錫球11進(jìn)行加熱而將多個(gè)焊錫球11和觸點(diǎn)12接合。通過本工序，經(jīng)由布線基板10而將多個(gè)焊錫球11與多個(gè)半導(dǎo)體芯片30(邏輯芯片30b以及存儲(chǔ)芯片30a)電連接。但是，在本實(shí)施方式中說明的技術(shù)并不局限應(yīng)用于以行列狀對(duì)焊錫球11進(jìn)行接合的、所謂的bga(ballgridarray：球柵陣列)型的半導(dǎo)體器件。例如，作為相對(duì)于本實(shí)施方式的變形例，能夠應(yīng)用于在未形成焊錫球11且使觸點(diǎn)12露出的狀態(tài)、或者比焊錫球11更薄地將焊劑涂敷于觸點(diǎn)12的狀態(tài)下出廠的、所謂的lga(landgridarray：觸點(diǎn)陣列)型的半導(dǎo)體器件。在lga型的半導(dǎo)體器件的情況下，能夠省略球焊工序。

以上基于實(shí)施方式對(duì)由本發(fā)明的發(fā)明人完成的發(fā)明進(jìn)行了具體說明，但本發(fā)明并不限定于上述實(shí)施方式，當(dāng)然能夠在不脫離其主旨的范圍內(nèi)進(jìn)行各種變更。

例如，在上述半導(dǎo)體器件的制造方法中，對(duì)半導(dǎo)體器件pkg1、pkg2、pkg3、pkg4、pkg5的制造工序的一例進(jìn)行了說明，但除了上述一例所示的制造方法以外，還存在各種變形例。例如，在上述實(shí)施方式中，對(duì)在將半導(dǎo)體部件(半導(dǎo)體芯片)搭載于中介層之后將中介層搭載于布線基板上的制造方法進(jìn)行了說明。除了上述制造方法以外，也可以在將中介層搭載于布線基板之后，針對(duì)搭載于布線基板上的中介層而搭載多個(gè)半導(dǎo)體部件?；蛘撸梢栽趯⒍鄠€(gè)半導(dǎo)體部件中的一部分搭載于中介層之后，將中介層搭載于布線基板、且將剩余的半導(dǎo)體部件搭載于布線基板上的中介層。或者，在作為半導(dǎo)體部件而使用層疊有多個(gè)半導(dǎo)體芯片的層疊體的情況下，可以在將中介層搭載于布線基板之后，在搭載于布線基板的中介層上按順序?qū)Χ鄠€(gè)半導(dǎo)體芯片進(jìn)行層疊。

另外，例如在未脫離上述實(shí)施方式中說明的技術(shù)思想的主旨的范圍內(nèi)，能夠?qū)⒆冃卫舜私M合地進(jìn)行應(yīng)用。

附圖標(biāo)記說明

10布線基板(封裝基板)

10b下表面(表面、安裝面)

10s側(cè)面

10t上表面(表面、芯片搭載面)

11焊錫球(外部端子)

12觸點(diǎn)(外部端子、錫焊連接用焊盤)

13布線

14絕緣層

14c芯層(芯材、芯絕緣層、絕緣層)

15連接柱布線

16鍵合焊盤(端子、中介層搭載面?zhèn)榷俗印㈦姌O)

17絕緣膜(阻焊膜)

20a、20b、20c、20d、20e、20h中介層(中繼基板)

20b下表面(表面、安裝面)

20l、20m區(qū)域

20s側(cè)面

20t上表面(表面、芯片搭載面)

21絕緣層

21b下表面

21c芯層(芯材、芯絕緣層、絕緣層)

21t上表面

22布線

22a、22a1、22a2、22b、22b1、22b2、22c、22c1、22c2、22d、22d1、22d2布線(信號(hào)布線)

22d1、22d2、22d3、22d4連接柱布線(端部連接柱布線)

23、23a、23b、23c、23d連接柱布線

24通孔布線

25上表面端子(鍵合焊盤、端子、半導(dǎo)體部件搭載面?zhèn)榷俗?、部件連接用端子)

26下表面端子(端子、錫焊連接用焊盤、觸點(diǎn)、布線基板連接用端子)

27凸電極

28硅基板(基材)

28t主面

29貫穿電極

30半導(dǎo)體芯片(半導(dǎo)體部件)

30a存儲(chǔ)芯片

30b背面(主面、下表面)

30b邏輯芯片

30b邏輯芯片

30s、30s1、30s2側(cè)面

30t表面(主面、上表面)

31硅基板(基材)

31t主面

32布線層

33電極(表面電極、部件電極、焊盤)

34鈍化膜

35凸電極

36布線

40外部設(shè)備

50電源

60安裝基板

au金

b2(信號(hào)布線)

bp1、bp2彎曲部

bp2一部分

cdp導(dǎo)體圖案

cmd控制信號(hào)線(信號(hào)線)

core1、core2核心電路(主電路)

cvt電壓變換電路

d2(信號(hào)布線)

dl1、dl2、dl3、dl4方向

dq數(shù)據(jù)線(信號(hào)線)

drv1、drv2電源電路

gl1、gm1第1組電極(信號(hào)用電極、組電極)

gl2、gm2第2組電極(信號(hào)用電極、組電極)

gr1、gr2、gr3、gr4電極組

if1外部接口電路(輸入輸出電路、外部輸入輸出電路)

if2內(nèi)部接口電路(輸入輸出電路、內(nèi)部輸入輸出電路)

il1、il2、il3、il4、il5、il6、il7、il8、im1、im2、im3、im4、im5、im6、im7、im8、ol1、ol2、ol3、ol4、ol5、ol6、ol7、ol8、om1、om2、om3、om4、om5、om6、om7、om8、pl1、pl2、pl3、pl4、pl5、pl6、pl7、pl8、pm1、pm2、pm3、pm4、pm5、pm6、pm7、pm8電極

l1、l2、l3、l4、l5、l6、l7、l8、m1、m2、m3、m4、m5、m6、m7、m8、m9、m10布線層

pkg1、pkg2、pkg3、pkg4、pkg5半導(dǎo)體器件

pvd電源電極

pvs基準(zhǔn)電位電極

rt1、rt2一部分

sig信號(hào)線

tl5、tl6、tl7、tl8、tm5、tm6、tm7、tm8通孔布線

vd1、vd2、vd3、vdd電源線

vl1邊界線(假想線)

vp1、vp2一部分

vs1、vs2基準(zhǔn)電位線

wp1、wp2、wp3、wp4wp5、wp6布線路徑(信號(hào)布線路徑)