本發(fā)明是有關(guān)于一種高密度存儲器裝置及其制作方法。特別是有關(guān)于一種具有三維(three-dimensional，3D)立體存儲器陣列結(jié)構(gòu)的存儲器裝置及其制作方法。

背景技術(shù)：

隨著電子科技的發(fā)展，半導(dǎo)體存儲器元件已被廣泛使用于電子產(chǎn)品，例如MP3播放器、數(shù)字相機(jī)、筆記本電腦、移動電話...等之中。目前對于存儲器元件的需求朝較小尺寸、較大存儲容量的趨勢發(fā)展。為了適應(yīng)這種高元件密度的需求，目前已經(jīng)發(fā)展出多種不同的結(jié)構(gòu)形態(tài)三維立體存儲器元件。

典型的三維立體存儲器元件包含由多個(gè)存儲單元平面層(plane)所堆疊而成的立體存儲單元陣列，以及電性串聯(lián)在存儲平面層與對應(yīng)位線之間的串列選擇晶體管。而為了增加存儲器元件的密度，除了縮小存儲單元陣列中各個(gè)存儲單元的尺寸外，也須從縮小串列選擇晶體管的尺寸著手。傳統(tǒng)的三維立體存儲器元件是采用場效應(yīng)晶體管(field effect transistor)來作為串列選擇晶體管。然而，一般的場效應(yīng)晶體管是具有水平導(dǎo)向柵極(horizontally oriented gate)的水平結(jié)構(gòu)，橫向剖面積或占地面積(footprint)較大，限制了存儲單元陣列的密度。

為了解決此一問題，目前已有技術(shù)采用雙極結(jié)晶體管(bipolar junction transistors)與二極管來作為串列選擇晶體管。然而，由于雙極結(jié)晶體管或二極管的電流與電壓(I/V)之間的變化呈現(xiàn)關(guān)指數(shù)函數(shù)關(guān)系，較不易控制以進(jìn)行多位操作(multi-bit operation)。

因此，有需要提供一種更先進(jìn)的立體存儲器元件及其制作方法，以改善現(xiàn)有技術(shù)所面臨的問題。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本說明書的一實(shí)施例，提供一種立體存儲器元件，其包括：半導(dǎo)體基材、源極線、柵極線以及多個(gè)串接存儲單元。半導(dǎo)體基材具有一凸出部。源極線位于半導(dǎo)體基材之中并且延伸于凸出部的下方。柵極線包圍且覆蓋于凸出部上，并與凸出部和源極線電性隔離。多個(gè)串接存儲單元位于基材上方，并與凸出部的頂端串接。

根據(jù)本說明書的另一實(shí)施例，提供一種立體存儲器元件的制作方法，包括下述步驟：首先，提供一半導(dǎo)體基材，使其具有至少一個(gè)凸出部。再該半導(dǎo)體基材之中形成至少一條源極線，且使源極線延伸于凸出部的下方。之后，形成至少一條柵極線包圍且覆蓋于凸出部，并與凸出部和源極線電性隔離。后續(xù)，于基材上方形成多個(gè)串接存儲單元，使其與凸出部的頂端串接。

根據(jù)本說明書的又一實(shí)施例，提供一種立體存儲器元件的制作方法，包括下述步驟：首先，提供一半導(dǎo)體基材，其具有一主動區(qū)和一周邊區(qū)(periphery)。再于主動區(qū)之中形成至少一條源極線。之后，進(jìn)行選擇式外延成長(Selective Epitaxial Growth，SEG)工藝，于源極線上形成至少一個(gè)柱狀通道結(jié)構(gòu)，使柱狀通道結(jié)構(gòu)的底部與源極線連接。然后，形成至少一條柵極線與源極線交叉，并圍繞于柱狀通道結(jié)構(gòu)，且與柱狀通道結(jié)構(gòu)和源極線電性隔離。后續(xù)，于主動區(qū)上方形成多個(gè)串接存儲單元，使其與柱狀通道結(jié)構(gòu)的頂端串接。

根據(jù)本說明書的再一實(shí)施例，提供一種立體存儲器元件的制作方法，包括下述步驟：首先，提供一半導(dǎo)體基材；并于半導(dǎo)體基材中形成至少一條源極線。之后，形成至少一條柵極線，與源極線交叉，并且彼此電性隔離。再于柵極線中形成至少一個(gè)貫穿孔將一部分柵極線和一部分源極線暴露于外。然后，于貫穿孔的側(cè)壁上形成一個(gè)間隙壁；進(jìn)行選擇式外延成長工藝，于貫穿孔中形成一個(gè)柱狀通道結(jié)構(gòu)。后續(xù)，于基材上方形成多個(gè)串接存儲單元，使其與柱狀通道結(jié)構(gòu)的頂端串接。

根據(jù)上述實(shí)施例，本發(fā)明是在提供一種立體存儲器元件及其制作方法。此一立體存儲器元件采用具有垂直通道的場效晶體管來作為立體存儲器元件的串接存儲單元的串列選擇晶體管。在本發(fā)明的一些實(shí)施例中，場效晶體管的垂直通道可以直接建構(gòu)于凸設(shè)在半導(dǎo)體基材表面的凸出部中。在本發(fā)明的一些實(shí)施例中，可采用選擇式外延成長工藝，在半導(dǎo)體基材表面形成場效晶體管的垂直通道。

由于，垂直通道的場效晶體管具有占地面積較小，以及電流與電壓(I/V)之間的變化呈現(xiàn)線性函數(shù)關(guān)系，在進(jìn)行多位操作時(shí)較易于控制等技術(shù)優(yōu)勢。采用具有垂直通道的場效晶體管來作為立體存儲器元件的串接存儲單元的串列選擇晶體管，可同時(shí)解決現(xiàn)有橫向通道場效晶體管限縮存儲單元陣列的密度以及雙極結(jié)晶體管或二極管不易操作控制的問題。

附圖說明

為了對本發(fā)明的上述實(shí)施例及其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，特舉數(shù)個(gè)優(yōu)選實(shí)施例，并配合所附附圖，作詳細(xì)說明如下：

圖1A1為根據(jù)本發(fā)明的一實(shí)施例所繪示的半導(dǎo)體基材的結(jié)構(gòu)俯視圖；

圖1A2為沿著圖1A1所繪示的切線S1a1所作的結(jié)構(gòu)剖面圖；

圖1A3為沿著圖1A1所繪示的切線S1a2所作的結(jié)構(gòu)剖面圖；

圖1B1為繪示對圖1A1的結(jié)構(gòu)進(jìn)行離子注入工藝之后的結(jié)構(gòu)俯視圖；

圖1B2為沿著圖1B1所繪示的切線S1b1所作的結(jié)構(gòu)剖面圖；

圖1B3為沿著圖1B1所繪示的切線S1b2所作的結(jié)構(gòu)剖面圖；

圖1C1為繪示在圖1B1的結(jié)構(gòu)上形成圖案化第一介電層、犧牲層和第二介電層之后的結(jié)構(gòu)俯視圖；

圖1C2為沿著圖1C1所繪示的切線S1c1所作的結(jié)構(gòu)剖面圖；

圖1C3為沿著圖1C1所繪示的切線S1c2所作的結(jié)構(gòu)剖面圖；

圖1D1為繪示在圖1C1的結(jié)構(gòu)上形成間隙壁之后的結(jié)構(gòu)俯視圖；

圖1D2為沿著圖1D1所繪示的切線S1d1所作的結(jié)構(gòu)剖面圖；

圖1D3為沿著圖1D1所繪示的切線S1d2所作的結(jié)構(gòu)剖面圖；

圖1E1為繪示在圖1D1的結(jié)構(gòu)上進(jìn)行選擇式外延成長工藝之后的結(jié)構(gòu)俯視圖；

圖1E2為沿著圖1E1所繪示的切線S1e1所作的結(jié)構(gòu)剖面圖；

圖1E3為沿著圖1E1所繪示的切線S1e2所作的結(jié)構(gòu)剖面圖；

圖1F1為繪示在圖1E1的結(jié)構(gòu)上形成多個(gè)平面式金屬-氧化物-半導(dǎo)體場效晶體管元件之后的結(jié)構(gòu)俯視圖；

圖1F2為沿著圖1F1所繪示的切線S1f1所作的結(jié)構(gòu)剖面圖；

圖1F3為沿著圖1F1所繪示的切線S1f2所作的結(jié)構(gòu)剖面圖；

圖1G1為繪示對圖1F1中的第一介電層、犧牲層和第二介電層進(jìn)行在一次圖案化工藝之后的結(jié)構(gòu)俯視圖；

圖1G2為沿著圖1G1所繪示的切線S1g1所作的結(jié)構(gòu)剖面圖；

圖1G3為沿著圖1G1所繪示的切線S1g2所作的結(jié)構(gòu)剖面圖；

第1G4圖為沿著圖1G1所繪示的切線S1g3所作的結(jié)構(gòu)剖面圖；

圖1H1為繪示移除圖1G1中的犧牲層后的結(jié)構(gòu)俯視圖；

圖1H2為沿著圖1H1所繪示的切線S1h1所作的結(jié)構(gòu)剖面圖；

圖1H3為沿著圖1H1所繪示的切線S1h2所作的結(jié)構(gòu)剖面圖；

圖1H4為沿著圖1H1所繪示的切線S1h3所作的結(jié)構(gòu)剖面圖；

圖1I1為繪示在圖1H1的結(jié)構(gòu)中形成多條柵極線之后的結(jié)構(gòu)俯視圖；

圖1I2為沿著圖1I1所繪示的切線S1i1所作的結(jié)構(gòu)剖面圖；

圖1I3為沿著圖1I1所繪示的切線S1i2所作的結(jié)構(gòu)剖面圖；

圖1I4為沿著圖1I1所繪示的切線S1i3所作的結(jié)構(gòu)剖面圖；

第1J1圖為繪示在圖1I1的結(jié)構(gòu)中形成間隙壁之后的結(jié)構(gòu)俯視圖；

第1J2圖為沿著第1J1圖所繪示的切線S1j1所作的結(jié)構(gòu)剖面圖；

圖1J3為沿著第1J1圖所繪示的切線S1j2所作的結(jié)構(gòu)剖面圖；

圖1J4為沿著第1J1圖所繪示的切線S1j3所作的結(jié)構(gòu)剖面圖；

圖1K1為繪示在第1J1圖的結(jié)構(gòu)中形成串列選擇晶體管之后的結(jié)構(gòu)俯視圖；

圖1K2為沿著圖1K1所繪示的切線S1k1所作的結(jié)構(gòu)剖面圖；

圖1K3為沿著圖1K1所繪示的切線S1k2所作的結(jié)構(gòu)剖面圖；

圖1K4為沿著圖1K1所繪示的切線S1k3所作的結(jié)構(gòu)剖面圖；

圖1L為根據(jù)本發(fā)明的一實(shí)施例所繪示的立體存儲器元件的結(jié)構(gòu)透視圖；

圖2A1為繪示在圖1B1的結(jié)構(gòu)上形成圖案化第一介電層、導(dǎo)體層和第二介電層之后的結(jié)構(gòu)俯視圖；

圖2A2為沿著圖2A1所繪示的切線S2a1所作的結(jié)構(gòu)剖面圖；

圖2A3為沿著圖2A1所繪示的切線S2a2所作的結(jié)構(gòu)剖面圖；

圖2B1為繪示在圖2A1的結(jié)構(gòu)上形成間隙壁之后的結(jié)構(gòu)俯視圖；

圖2B2為沿著圖2A1所繪示的切線S2b1所作的結(jié)構(gòu)剖面圖；

圖2B3為沿著圖2B1所繪示的切線S2b2所作的結(jié)構(gòu)剖面圖；

圖2C1為繪示在圖2B1的結(jié)構(gòu)上進(jìn)行選擇式外延成長工藝之后的結(jié)構(gòu)俯視圖；

圖2C2為沿著圖2C1所繪示的切線S2c1所作的結(jié)構(gòu)剖面圖；

圖2C3為沿著圖2C1所繪示的切線S2c2所作的結(jié)構(gòu)剖面圖；

圖2D1為繪示在圖2C1的結(jié)構(gòu)上形成多個(gè)平面式金屬-氧化物-半導(dǎo)體場效晶體管元件之后的結(jié)構(gòu)俯視圖；

圖2D2為沿著圖2D1所繪示的切線S2d1所作的結(jié)構(gòu)剖面圖；

圖2D3為沿著圖2D1所繪示的切線S2d2所作的結(jié)構(gòu)剖面圖；

圖2E1為繪示在圖2D1的結(jié)構(gòu)上再一次對第一介電層、導(dǎo)體層和第二介電層進(jìn)行圖案化工藝之后的結(jié)構(gòu)俯視圖；

圖2E2為沿著圖2E1所繪示的切線S2e1所作的結(jié)構(gòu)剖面圖；

圖2E3為沿著圖2E1所繪示的切線S2e2所作的結(jié)構(gòu)剖面圖；

圖2E4為沿著圖2E1所繪示的切線S2e3所作的結(jié)構(gòu)剖面圖；

圖2F1為繪示在圖2E1的結(jié)構(gòu)中形成串列選擇晶體管之后的結(jié)構(gòu)俯視圖；

圖2F2為沿著圖2F1所繪示的切線S2f1所作的結(jié)構(gòu)剖面圖；

圖2F3為沿著圖2F1所繪示的切線Ssf2所作的結(jié)構(gòu)剖面圖；

圖2F4為沿著圖2F1所繪示的切線S2f3所作的結(jié)構(gòu)剖面圖；

圖2G為根據(jù)本發(fā)明的另一實(shí)施例所繪示的立體存儲器元件的結(jié)構(gòu)透視圖；

圖3A1為根據(jù)本發(fā)明的一實(shí)施例所繪示的半導(dǎo)體基材的結(jié)構(gòu)俯視圖；

圖3A2為沿著圖3A1所繪示的切線S3a所作的結(jié)構(gòu)剖面圖；

圖3B1為繪示對圖3A1的結(jié)構(gòu)進(jìn)行離子注入工藝之后的結(jié)構(gòu)俯視圖；

圖3B2為沿著圖3B1所繪示的切線S3b所作的結(jié)構(gòu)剖面圖；

圖3C1為繪示在圖3B1的結(jié)構(gòu)上形成柵介電層306和柵極線之后的結(jié)構(gòu)俯視圖；

圖3C2為沿著圖3C1所繪示的切線S3c1所作的結(jié)構(gòu)剖面圖；

圖3C3為沿著圖3C1所繪示的切線S3c2所作的結(jié)構(gòu)剖面圖；

圖3D1為繪示在圖3C1的結(jié)構(gòu)上覆蓋硅氧化物層309和氮化硅硬掩模層之后的結(jié)構(gòu)俯視圖；

圖3D2為沿著圖3D1所繪示的切線S3d1所作的結(jié)構(gòu)剖面圖；

圖3D3為沿著圖3D1所繪示的切線S3d2所作的結(jié)構(gòu)剖面圖；

圖3E1為繪示在圖3D1的結(jié)構(gòu)上形成慣穿孔313和間隙壁之后的結(jié)構(gòu)俯視圖；

圖3E2為沿著圖3E1所繪示的切線S3e1所作的結(jié)構(gòu)剖面圖；

圖3E3為沿著圖3E1所繪示的切線S3e2所作的結(jié)構(gòu)剖面圖；

圖3F1為繪示在圖3E1的結(jié)構(gòu)中形成柱狀通道結(jié)構(gòu)之后的結(jié)構(gòu)俯視圖；

圖3F2為沿著圖3F1所繪示的切線S3f1所作的結(jié)構(gòu)剖面圖；

圖3F3為沿著圖3F1所繪示的切線S3f2所作的結(jié)構(gòu)剖面圖；

圖3G1為繪示在圖3F1的結(jié)構(gòu)中形成串列選擇晶體管之后的結(jié)構(gòu)俯視圖；

圖3G2為沿著圖3G1所繪示的切線S3g1所作的結(jié)構(gòu)剖面圖；

圖3G3為沿著圖3G1所繪示的切線S3g2所作的結(jié)構(gòu)剖面圖；

圖3H為根據(jù)本發(fā)明的又一實(shí)施例所繪示的立體存儲器元件的結(jié)構(gòu)透視圖；

圖4A1為根據(jù)本發(fā)明的一實(shí)施例所繪示的半導(dǎo)體基材的結(jié)構(gòu)俯視圖；

圖4A2為沿著圖4A1所繪示的切線S4a所作的結(jié)構(gòu)剖面圖；

圖4B1為繪示在圖4A1的結(jié)構(gòu)上進(jìn)行刻蝕工藝，移除一部分淺溝隔離結(jié)構(gòu)之后的結(jié)構(gòu)俯視圖；

圖4B2為沿著圖4B1所繪示的切線S4b所作的結(jié)構(gòu)剖面圖；

圖4C1為繪示在圖4B1的結(jié)構(gòu)上進(jìn)行刻蝕工藝，移除一部分脊?fàn)畈恐蟮慕Y(jié)構(gòu)俯視圖；

圖4C2為沿著圖4C1所繪示的切線S4c1所作的結(jié)構(gòu)剖面圖；

圖4C3為沿著圖4C1所繪示的切線S4c2所作的結(jié)構(gòu)剖面圖；

圖4C4為沿著圖4C1所繪示的切線S4c3所作的結(jié)構(gòu)剖面圖；

圖4D1為繪示在圖4C1的結(jié)構(gòu)上形成側(cè)蝕開口之后的結(jié)構(gòu)俯視圖；

圖4D2為沿著圖4D1所繪示的切線S4d1所作的結(jié)構(gòu)剖面圖；

圖4D3為沿著圖4D1所繪示的切線S4d2所作的結(jié)構(gòu)剖面圖；

圖4D4為沿著圖4D1所繪示的切線S4d3所作的結(jié)構(gòu)剖面圖；

圖4E1為繪示在圖4D1的結(jié)構(gòu)上形成源極線之后的結(jié)構(gòu)俯視圖；

圖4E2為沿著圖4E1所繪示的切線S4e1所作的結(jié)構(gòu)剖面圖；

圖4E3為沿著圖4E1所繪示的切線S4e2所作的結(jié)構(gòu)剖面圖；

圖4E4為沿著圖4E1所繪示的切線S4e3所作的結(jié)構(gòu)剖面圖；

圖4F1為繪示在圖4E1的結(jié)構(gòu)上形成柵極線之后的結(jié)構(gòu)俯視圖；

圖4F2為沿著圖4F1所繪示的切線S4f1所作的結(jié)構(gòu)剖面圖；

圖4F3為沿著圖4F1所繪示的切線S4f2所作的結(jié)構(gòu)剖面圖；

圖4F4為沿著圖4F1所繪示的切線S4f3所作的結(jié)構(gòu)剖面圖；

圖4G1為繪示在圖4F1的結(jié)構(gòu)中形成多個(gè)串列選擇晶體管之后的結(jié)構(gòu)俯視圖；

圖4G2為沿著圖4G1所繪示的切線S4g1所作的結(jié)構(gòu)剖面圖；

圖4G3為沿著圖4G1所繪示的切線S4g2所作的結(jié)構(gòu)剖面圖；

圖4G4為沿著圖4G1所繪示的切線S4g3所作的結(jié)構(gòu)剖面圖；

圖4H1為繪示在圖4G1的結(jié)構(gòu)中形成多個(gè)接觸差塞之后的結(jié)構(gòu)俯視圖；

圖4H2為沿著圖4H1所繪示的切線S4h1所作的結(jié)構(gòu)剖面圖；

圖4H3為沿著圖4H1所繪示的切線S4h2所作的結(jié)構(gòu)剖面圖；

圖4H4為沿著圖4H1所繪示的切線S4h3所作的結(jié)構(gòu)剖面圖；以及

圖4I為根據(jù)本發(fā)明的再一實(shí)施例所繪示的立體存儲器元件的結(jié)構(gòu)透視圖。

【符號說明】

100、200、300、400：立體存儲器元件

101、301、401：半導(dǎo)體基材

101a：主動區(qū)

101b：周邊區(qū)

102、302、402：淺溝隔離結(jié)構(gòu)

103、303、403：墊化硅層

104、304、404：氮化硅層

105、305、409：源極線

106：第一介電層

107：犧牲層

108：第二介電層

109、209、313、418：貫穿孔

110、119、210、308、314、408、420：間隙壁

111、315：柱狀通道結(jié)構(gòu)

112、312：氧化覆蓋層

113、310、416：硬掩模層

114a、114b、114c平面式金屬-氧化物-半導(dǎo)體場效晶體管元件

115、123、311、318、417：層間介電層

116、216：條狀結(jié)構(gòu)

117：凹室

118、218、307、410：柵極線

120、415：金屬硅化物層

121、316、413：漏極

122、222、317、414：串列選擇晶體管

124、125、319、419：接觸差塞

126、320、422：串接存儲單元

127、321、421：存儲單元陣列

127a、321a、421a：導(dǎo)電平面層

127b、321b、421b：導(dǎo)電柱狀體

127c、321c、421c：存儲器層

207：導(dǎo)體層 305a：重?fù)诫s區(qū)

306、411：柵介電層 309：硅氧化物層

405：脊?fàn)畈? 406：凸出部

407：側(cè)蝕開口 409a：擴(kuò)散區(qū)

409b：第一源極區(qū) 409c：第二源極區(qū)

PW：P型阱區(qū) NW：N型阱區(qū)

S1a1、S1a2、S1b1、S1b2、S1c1、S1c2、S1d1、S1d2、S1e1、S1e2、S1f1、S1f2、S1g1、S1g2、S1g3、S1h1、S1h2、S1h3、S1i1、S1i2、S1i3、S1j1、S1j2、S1j3、S1k1、S1k2、S1k3、S2a1、S2a2、S2b1、S2b2、S2c1、S2c2、S2d1、S2d2、S2e1、S2e2、S2e3、S2f1、S2f2、S2f3、S3a、S3b、S3c1、S3c2、S3d1、S3d2、S3e1、S3e2、S3f1、S3f2、S3g1、S3g2、S4a、S4b、S4c1、S4c2、S4c3、S4d1、S4d2、S4d3、S4e1、S4e2、S4e3、S4f1、S4f2、S4f3、S4g1、S4g2、S4g3、S4h1、S4h2、S4h3：切線

具體實(shí)施方式

本發(fā)明提供一種立體存儲器元件及其制作方法，可解決現(xiàn)有橫向通道場效晶體管限縮存儲單元陣列的密度以及雙極結(jié)晶體管或二極管不易操作控制的問題。為了對本發(fā)明的上述實(shí)施例及其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉數(shù)立體存儲器元件及其制作方法作為優(yōu)選實(shí)施例，并配合所附附圖作詳細(xì)說明。

但必須注意的是，這些特定的實(shí)施案例與方法，并非用以限定本發(fā)明。本發(fā)明仍可采用其他特征、元件、方法及參數(shù)來加以實(shí)施。優(yōu)選實(shí)施例的提出，僅用以例示本發(fā)明的技術(shù)特征，并非用以限定本發(fā)明的權(quán)利要求。該技術(shù)領(lǐng)域中普通技術(shù)人員，將可根據(jù)以下說明書的描述，在不脫離本發(fā)明的精神范圍內(nèi)，作均等的修飾與變化。在不同實(shí)施例與附圖之中，相同的元件，將以相同的元件符號加以表示。

根據(jù)本發(fā)明的一實(shí)施例提供一種制作立體存儲器元件100的方法。其包括下述步驟：首先提供半導(dǎo)體基材101，使半導(dǎo)體基材101具有一主動區(qū)(active region)101a和一個(gè)周邊區(qū)(periphery region)101b，并在半導(dǎo)體基材101中形成多個(gè)淺溝隔離結(jié)構(gòu)(Shallow Trench Isolation，STI)102。

請參照圖1A1至圖1A3，圖1A1為根據(jù)本發(fā)明的一實(shí)施例所繪示的半導(dǎo)體基材101的結(jié)構(gòu)俯視圖；圖1A2為沿著圖1A1所繪示的切線S1a1所作的結(jié)構(gòu)剖面圖；以及圖1A3為沿著圖1A1所繪示的切線S1a2所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，如圖1A2和圖1A3所繪示，在形成淺溝隔離結(jié)構(gòu)102之后，優(yōu)選會在半導(dǎo)體基材101和淺溝隔離結(jié)構(gòu)102的表面形成墊化硅(pad oxide)層103和氮化硅層104，并以淺溝隔離結(jié)構(gòu)102為停止層，對淺溝隔離結(jié)構(gòu)102進(jìn)行平坦化工藝，例如化學(xué)機(jī)械研磨(Chemical Mechanical Polish，CMP)。

在移除氮化硅層104之后，分別對基材101的主動區(qū)101a和周邊區(qū)101b進(jìn)行至少一次離子注入工藝。請參照圖1B1至圖1B3，圖1B1為繪示對圖1A1的結(jié)構(gòu)進(jìn)行離子注入工藝之后的結(jié)構(gòu)俯視圖；圖1B2為沿著圖1B1所繪示的切線S1b1所作的結(jié)構(gòu)剖面圖；以及圖1B3為沿著圖1B1所繪示的切線S1b2所作的結(jié)構(gòu)剖面圖。

通過離子注入工藝，可以在周邊區(qū)101b的基材101中形成一個(gè)P型阱區(qū)PW和一個(gè)N型阱區(qū)NW。并在主動區(qū)101a的基材101中形成一個(gè)P型阱區(qū)PW和一個(gè)位于P型阱區(qū)PW中的N型摻雜層。在本發(fā)明的一些實(shí)施例中，主動區(qū)101a和周邊區(qū)101b的P型阱區(qū)PW和N型阱區(qū)NW可以分別通過相同的摻雜步驟所形成。另外，在本實(shí)施例中，由于淺溝隔離結(jié)構(gòu)102呈現(xiàn)條狀，因此可以將主動區(qū)101a中的N型摻雜層劃分為多個(gè)平行淺溝隔離結(jié)構(gòu)102的區(qū)域，可作為立體存儲器元件100的源極線105。

在移除墊化硅層103之后，于基材101的表面上形成圖案化的第一介電層106、犧牲層107和第二介電層108。請參照圖1C1至圖1C3，圖1C1為繪示在圖1B1的結(jié)構(gòu)上形成圖案化第一介電層106、犧牲層107和第二介電層108之后的結(jié)構(gòu)俯視圖；圖1C2為沿著圖1C1所繪示的切線S1c1所作的結(jié)構(gòu)剖面圖；以及圖1C3為沿著圖1C1所繪示的切線S1c2所作的結(jié)構(gòu)剖面圖。

其中，圖案化的第一介電層106、犧牲層107和第二介電層108包括下述步驟：先依序在基材101的表面上形成彼此堆疊的第一介電層106、犧牲層107和第二介電層108。之后對第一介電層106、犧牲層107和第二介電層108進(jìn)行刻蝕，在主動區(qū)101a中形成多個(gè)貫穿孔109，貫穿第一介電層106、犧牲層107和第二介電層108，并將一部分的源極線105暴露于外。

然后，在犧牲層107經(jīng)由貫穿孔109暴露于外的部分上形成間隙壁110。請參照圖1D1至圖1D3，圖1D1為繪示在圖1C1的結(jié)構(gòu)上形成間隙壁110之后的結(jié)構(gòu)俯視圖；圖1D2為沿著圖1D1所繪示的切線S1d1所作的結(jié)構(gòu)剖面圖；以及圖1D3為沿著圖1D1所繪示的切線S1d2所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，形成間隙壁110的步驟，包括下述步驟：先通過熱氧化工藝(例如原位蒸氣成長(in situ steam generation，ISSG)氧化工藝)或沉積工藝在貫穿孔109的側(cè)壁以及經(jīng)由貫穿孔109暴露外的源極線105上形成硅氧化物層。再通過一非等向性刻蝕(anisotropic etch)，例如干式刻蝕步驟，移除覆蓋于暴露的源極線105上的硅氧化物層，將一部分的源極線105再度暴露于外。同時(shí)保留形成于犧牲層107經(jīng)由貫穿孔109暴露于外的側(cè)壁上的一部分硅氧化物層來作為間隙壁110。

接著，進(jìn)行選擇式的硅或硅鍺(SiGex)外延成長工藝。請參照圖1E1至圖1E3，圖1E1為繪示在圖1D1的結(jié)構(gòu)上進(jìn)行選擇式外延成長工藝之后的結(jié)構(gòu)俯視圖；圖1E2為沿著圖1E1所繪示的切線S1e1所作的結(jié)構(gòu)剖面圖；以及圖1E3為沿著圖1E1所繪示的切線S1e2所作的結(jié)構(gòu)剖面圖。通過選擇式外延成長工藝，在每一個(gè)貫穿孔109中沉積多晶硅，以形成一個(gè)柱狀通道結(jié)構(gòu)111。在本實(shí)施例之中，硅或硅鍺外延成長工藝是在第二介電層108的表面上進(jìn)行，且在硅或硅鍺外延成長工藝后，會以化學(xué)機(jī)械研磨移除位于第二介電層108表面上的外延成長硅或硅鍺，僅余留位于貫穿孔109中的外延成長硅或硅鍺。

之后，在周邊區(qū)101b中形成多個(gè)平面式(planar)金屬-氧化物-半導(dǎo)體場效晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)元件114a、114b和114c。請參照圖1F1至圖1F3，圖1F1為繪示在圖1E1的結(jié)構(gòu)上形成多個(gè)平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c之后的結(jié)構(gòu)俯視圖；圖1F2為沿著圖1F1所繪示的切線S1f1所作的結(jié)構(gòu)剖面圖；以及圖1F3為沿著圖1F1所繪示的切線S1f2所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例中，平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c的形成包括下述步驟：先在基材101上覆蓋用來保護(hù)主動區(qū)101a的氧化覆蓋層112以及氮化硅硬掩模層113。在移除位于周邊區(qū)101b上的一部分氧化覆蓋層112及一部分硬掩模層113之后，再于周邊區(qū)101b中形成平面式的N型金屬-氧化物-半導(dǎo)體場效晶體管元件114a和114b以及P型金屬-氧化物-半導(dǎo)體場效晶體管元件114c；并在平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c上覆蓋層間介電層(Inter-Layer Dielectric，ILD)115，并以硬掩模層113為停止層進(jìn)行平坦化。

請參照圖1G1至第1G4圖，圖1G1為繪示對圖1F1中的第一介電層106、犧牲層107和第二介電層108進(jìn)行再一次圖案化工藝之后的結(jié)構(gòu)俯視圖；圖1G2為沿著圖1G1所繪示的切線S1g1所作的結(jié)構(gòu)剖面圖；圖1G3為沿著圖1G1所繪示的切線S1g2所作的結(jié)構(gòu)剖面圖；以及第1G4圖為沿著圖1G1所繪示的切線S1g3所作的結(jié)構(gòu)剖面圖。在本實(shí)施例中，圖案化工藝保留圍繞于柱狀通道結(jié)構(gòu)111周邊的一部分第一介電層106、一部分犧牲層107和一部分第二介電層108，而形成多條與源極線105交叉的條狀結(jié)構(gòu)116。

接著，移除剩余的犧牲層107。請參照圖1H1至圖1H4，圖1H1為繪示移除圖1G1中的犧牲層107后的結(jié)構(gòu)俯視圖；圖1H2為沿著圖1H1所繪示的切線S1h1所作的結(jié)構(gòu)剖面圖；圖1H3為沿著圖1H1所繪示的切線S1h2所作的結(jié)構(gòu)剖面圖；以及圖1H4為沿著圖1H1所繪示的切線S1h3所作的結(jié)構(gòu)剖面圖。在本實(shí)施例中，移除剩余的犧牲層107的同時(shí)，會一并移除剩余的硬掩模層113，并且會在每一個(gè)條狀結(jié)構(gòu)116之中形成一個(gè)圍繞間隙壁110和柱狀通道結(jié)構(gòu)111的凹室117。一般而言，犧牲層107由氮化硅所構(gòu)成，相對于硅和硅氧化物具有較高的刻蝕選擇比，可通過熱磷酸(H₃PO₄)來加以移除。

后續(xù)，形成多條柵極線118。請參照圖1I1至圖1I4，圖1I1為繪示在圖1H1的結(jié)構(gòu)中形成多條柵極線118之后的結(jié)構(gòu)俯視圖；圖1I2為沿著圖1I1所繪示的切線S1i1所作的結(jié)構(gòu)剖面圖；圖1I3為沿著圖1I1所繪示的切線S1i2所作的結(jié)構(gòu)剖面圖；以及圖1I4為沿著圖1I1所繪示的切線S1i3所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例之中，柵極線118的形成包含下述步驟：首先于相鄰條狀結(jié)構(gòu)116之間的溝槽中形成導(dǎo)電材質(zhì)，例如多晶硅、金屬(例如鎢(W))、合金、金屬氮化物(例如氮化鈦(TiN))或上述的任意組合(其中以氮化鈦/鎢的組合為較佳)，藉以填滿每一個(gè)凹室117。之后再進(jìn)行回蝕，移除一部分導(dǎo)電材質(zhì)，只留下位于凹室117中的導(dǎo)電材質(zhì)，藉以形成多條，分別徑向圍繞于對應(yīng)間隙壁110和柱狀通道結(jié)構(gòu)111的柵極線118。其中，柵極線118與源極線105交叉，并通過第一介電層106彼此電性隔離。另外，柵極線118也通過間隙壁110和柱狀通道結(jié)構(gòu)111電性隔離。柵極線118和條狀結(jié)構(gòu)116的組合可稱之為環(huán)繞柵極結(jié)構(gòu)(surrounding gate structure)，可大幅降低柵極線118的電阻。

在本發(fā)明的一些實(shí)施例中，優(yōu)選可以選擇性地在條狀結(jié)構(gòu)116四周形成材質(zhì)為氮化硅的間隙壁119。請參照第1J1圖至圖1J4，第1J1圖為繪示在圖1I1的結(jié)構(gòu)中形成間隙壁119之后的結(jié)構(gòu)俯視圖；第1J2圖為沿著第1J1圖所繪示的切線S1j1所作的結(jié)構(gòu)剖面圖；圖1J3為沿著第1J1圖所繪示的切線S1j2所作的結(jié)構(gòu)剖面圖；以及圖1J4為沿著第1J1圖所繪示的切線S1j3所作的結(jié)構(gòu)剖面圖。

本實(shí)施例中，在形成間隙壁119之前，需先將兩相鄰條狀結(jié)構(gòu)116之間的一部分第一介電層106移除，將一部分源極線105暴露于外。在形成間隙壁119之后，優(yōu)選可以在被暴露于外的源極線105上形成金屬硅化物層120，以降低源極線105的電阻。

之后，在每一個(gè)柱狀通道結(jié)構(gòu)111的頂端形成漏極121，藉以在主動區(qū)101a中形成多個(gè)具有垂直通道結(jié)構(gòu)的串列選擇晶體管122。請參照圖1K1至圖1K4，圖1K1為繪示在第1J1圖的結(jié)構(gòu)中形成串列選擇晶體管122之后的結(jié)構(gòu)俯視圖；圖1K2為沿著圖1K1所繪示的切線S1k1所作的結(jié)構(gòu)剖面圖；圖1K3為沿著圖1K1所繪示的切線S1k2所作的結(jié)構(gòu)剖面圖；以及圖1K4為沿著圖1K1所繪示的切線S1k3所作的結(jié)構(gòu)剖面圖。

在形成串列選擇晶體管122之后，優(yōu)選會并在主動區(qū)101a和周邊區(qū)101b上形成平坦化的層間介電層123，并于層間介電層123中形成多個(gè)接觸差塞124，用來將平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c與外部元件或電路(未繪示)連接。并且于層間介電層123中形成多個(gè)接觸差塞125，用來將串列選擇晶體管122與后續(xù)形成于主動區(qū)101a上方的多個(gè)串接存儲單元126連接。

請參照圖1L，圖1L為根據(jù)本發(fā)明的一實(shí)施例所繪示的立體存儲器元件100的結(jié)構(gòu)透視圖。多個(gè)串接存儲單元126形成于圖1K1至圖1K4所繪示的結(jié)構(gòu)上方的立體存儲單元陣列127中。且每一個(gè)串接存儲單元126與其中一個(gè)串列選擇晶體管122的柱狀通道結(jié)構(gòu)111頂端的漏極121串接。

在本實(shí)施例之中，此存儲單元陣列127包含多個(gè)平行堆疊且彼此電性隔離的導(dǎo)電平面層127a、多條穿設(shè)于多個(gè)導(dǎo)電平面層之中的導(dǎo)電柱狀體127b以及位于導(dǎo)電平面層127a和導(dǎo)電柱狀體127b之間的存儲器層127c。每一個(gè)串接存儲單元126形成于每一導(dǎo)電柱狀體127b、存儲器層127c與不同導(dǎo)電平面層127a的交叉處。其中，串接存儲單元126通過導(dǎo)電柱狀體127b與位于立體存儲單元陣列127下方的串列選擇晶體管122的漏極121形成串聯(lián)。

但值得注意的是，前述的存儲單元陣列127并不以此為限，任何具有垂直通道的垂直存儲單元陣列，皆可應(yīng)用來與串列選擇晶體管122串連，以制作立體存儲器元件100。

根據(jù)本發(fā)明的另一實(shí)施例提供另一種制作立體存儲器元件200的方法。其中，制作立體存儲器元件200的方法大致與制作立體存儲器元件100的方法類似，差別在于形成柵極線的制作方式有所不同。由于形成半導(dǎo)體基材101、淺溝隔離結(jié)構(gòu)102和源極線105的方式已說明如前(如圖1A1至圖1B3所繪示)，因此相同的步驟不再此贅述。有關(guān)立體存儲器元件200的制作方法將接續(xù)圖1B1至圖1B3進(jìn)行描述。

首先，在圖1B1的結(jié)構(gòu)上形成圖案化的第一介電層106、導(dǎo)體層207和第二介電層108。請參照圖2A1至圖2A3，圖2A1為繪示在圖1B1的結(jié)構(gòu)上形成圖案化的第一介電層106、導(dǎo)體層207和第二介電層108之后的結(jié)構(gòu)俯視圖；圖2A2為沿著圖2A1所繪示的切線S2a1所作的結(jié)構(gòu)剖面圖；以及圖2A3為沿著圖2A1所繪示的切線S2a2所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例中，形成圖案化的第一介電層106、導(dǎo)體層207和第二介電層108包括下述步驟：首先在基材101的表面上形成依序堆疊的第一介電層106、犧牲層107和第二介電層108。再通過刻蝕工藝在主動區(qū)101a中形成多個(gè)貫穿孔209，貫穿第一介電層106、導(dǎo)體層207和第二介電層108，并將一部分的源極線105暴露于外。

然后，在導(dǎo)體層207經(jīng)由貫穿孔209暴露于外的部分上形成間隙壁210。請參照圖2B1至圖2B3，圖2B1為繪示在圖2A1的結(jié)構(gòu)上形成間隙壁210之后的結(jié)構(gòu)俯視圖；圖2B2為沿著圖2A1所繪示的切線S2b1所作的結(jié)構(gòu)剖面圖；以及圖2B3為沿著圖2B1所繪示的切線S2b2所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，形成間隙壁210的步驟，包括先通過熱氧化工藝或沉積工藝在貫穿孔209的側(cè)壁上形成硅氧化物層。再通過一非等向性刻蝕，例如干式刻蝕步驟，移除覆蓋于貫穿孔209底部的硅氧化物層，將一部分的源極線105再度暴露于外。同時(shí)保留形成于導(dǎo)體層207經(jīng)由貫穿孔209暴露于外的側(cè)壁上的一部分硅氧化物層來作為間隙壁210。

接著，進(jìn)行選擇式的硅或硅鍺外延成長工藝。請參照圖2C1至圖2C3，圖2C1為繪示在圖2B1的結(jié)構(gòu)上進(jìn)行選擇式外延成長工藝之后的結(jié)構(gòu)俯視圖；圖2C2為沿著圖2C1所繪示的切線S2c1所作的結(jié)構(gòu)剖面圖；以及圖2C3為沿著圖2C1所繪示的切線S2c2所作的結(jié)構(gòu)剖面圖。通過選擇式外延成長工藝，在每一個(gè)貫穿孔209中沉積多晶硅，以形成一個(gè)柱狀通道結(jié)構(gòu)111。在本實(shí)施例之中，硅或硅鍺外延成長工藝是在第二介電層108的表面上進(jìn)行，且在硅或硅鍺外延成長工藝后，會以化學(xué)機(jī)械研磨移除位于第二介電層108表面上的外延成長硅或硅鍺，僅余留位于貫穿孔209中的外延成長硅或硅鍺。

之后，在周邊區(qū)101b中形成多個(gè)平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c。請參照圖2D1至圖2D3，圖2D1為繪示在圖2C1的結(jié)構(gòu)上形成多個(gè)平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c之后的結(jié)構(gòu)俯視圖；圖2D2為沿著圖2D1所繪示的切線S2d1所作的結(jié)構(gòu)剖面圖；以及圖2D3為沿著圖2D1所繪示的切線S2d2所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，在周邊區(qū)101b中形成平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c的步驟，包括先在基材101上覆蓋用來保護(hù)主動區(qū)101a的氧化覆蓋層112以及氮化硅硬掩模層113。在移除位于周邊區(qū)101b上的一部分氧化覆蓋層112及一部分硬掩模層113之后，再于周邊區(qū)101b中形成平面式的N型金屬-氧化物-半導(dǎo)體場效晶體管元件114a和114b以及P型金屬-氧化物-半導(dǎo)體場效晶體管元件114c。

請參照圖2E1至圖2E4，圖2E1為繪示在圖2D1的結(jié)構(gòu)上再一次對第一介電層106、導(dǎo)體層207和第二介電層108進(jìn)行圖案化工藝之后的結(jié)構(gòu)俯視圖；圖2E2為沿著圖2E1所繪示的切線S2e1所作的結(jié)構(gòu)剖面圖；圖2E3為沿著圖2E1所繪示的切線S2e2所作的結(jié)構(gòu)剖面圖；以及圖2E4為沿著圖2E1所繪示的切線S2e3所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例中，圖案化工藝保留圍繞于柱狀通道結(jié)構(gòu)111周邊的一部分第一介電層106、一部分導(dǎo)體層207和一部分第二介電層108，而形成多條與源極線105交叉的條狀結(jié)構(gòu)216。其中，剩余的導(dǎo)體層207在條狀結(jié)構(gòu)216中形成多條柵極線218分別徑向圍繞于對應(yīng)的間隙壁210和柱狀通道結(jié)構(gòu)111。其中，柵極線218與源極線105交叉，并通過第一介電層106彼此電性隔離。另外，柵極線218也通過間隙壁210和柱狀通道結(jié)構(gòu)111電性隔離。

之后，在每一個(gè)柱狀通道結(jié)構(gòu)111的頂端形成漏極121，藉以在主動區(qū)101a中形成多個(gè)具有垂直通道結(jié)構(gòu)的串列選擇晶體管222。請參照圖2F1至圖2F4，圖2F1為繪示在圖2E1的結(jié)構(gòu)中形成串列選擇晶體管222之后的結(jié)構(gòu)俯視圖；圖2F2為沿著圖2F1所繪示的切線S2f1所作的結(jié)構(gòu)剖面圖；圖2F3為沿著圖2F1所繪示的切線Ssf2所作的結(jié)構(gòu)剖面圖；以及圖2F4為沿著圖2F1所繪示的切線S2f3所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，優(yōu)選可以在被暴露于外的源極線105上形成金屬硅化物層120，以降低源極線105的電阻。在形成串列選擇晶體管222之后，優(yōu)選會在主動區(qū)101a和周邊區(qū)101b上形成平坦化的層間介電層123，并于層間介電層123中形成多個(gè)接觸差塞124，用來將平面式金屬-氧化物-半導(dǎo)體場效晶體管元件114a、114b和114c與外部元件或電路(未繪示)連接。并且，于層間介電層123中形成多個(gè)接觸差塞125，用來將串列選擇晶體管222與后續(xù)形成于主動區(qū)101a上方的多個(gè)串接存儲單元126連接。

請參照圖2G，圖2G為根據(jù)本發(fā)明的另一實(shí)施例所繪示的立體存儲器元件200的結(jié)構(gòu)透視圖。多個(gè)串接存儲單元126形成于圖2F1至圖2F4所繪示的結(jié)構(gòu)上方的立體存儲單元陣列127中。且每一個(gè)串接存儲單元126與其中一個(gè)串列選擇晶體管222的柱狀通道結(jié)構(gòu)111頂端的漏極121串接。

在本實(shí)施例之中，此存儲單元陣列127包含多個(gè)平行堆疊且彼此電性隔離的導(dǎo)電平面層127a、多條穿設(shè)于多個(gè)導(dǎo)電平面層之中的導(dǎo)電柱狀體127b以及位于導(dǎo)電平面層127a和導(dǎo)電柱狀體127b之間的存儲器層127c。每一個(gè)串接存儲單元126形成于每一導(dǎo)電柱狀體127b、存儲器層127c與不同導(dǎo)電平面層127a的交叉處。其中，串接存儲單元126通過導(dǎo)電柱狀體127b與位于立體存儲單元陣列127下方的串列選擇晶體管122的漏極121形成串聯(lián)。

根據(jù)本發(fā)明的又一實(shí)施例再提供制作立體存儲器元件300的方法。其包括下述步驟：首先提供半導(dǎo)體基材301，并在半導(dǎo)體基材301中形成多個(gè)淺溝隔離結(jié)構(gòu)302。請參照圖3A1至圖3A2，圖3A1為根據(jù)本發(fā)明的一實(shí)施例所繪示的半導(dǎo)體基材301的結(jié)構(gòu)俯視圖；以及圖3A2為沿著圖3A1所繪示的切線S3a所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，如圖3A2所繪示，在形成淺溝隔離結(jié)構(gòu)302之后，優(yōu)選會在半導(dǎo)體基材301和淺溝隔離結(jié)構(gòu)302的表面形成墊化硅層303和氮化硅層304，并以氮化硅層304為停止層，對淺溝隔離結(jié)構(gòu)302進(jìn)行平坦化工藝，例如化學(xué)機(jī)械研磨。

接著，將氮化硅層304移除，并對半導(dǎo)體基材301進(jìn)行至少一次離子注入工藝。請參照圖3B1至圖3B2，圖3B1為繪示對圖3A1的結(jié)構(gòu)進(jìn)行離子注入工藝之后的結(jié)構(gòu)俯視圖；以及圖3B2為沿著圖3B1所繪示的切線S3b所作的結(jié)構(gòu)剖面圖。通過離子注入工藝，可以在半導(dǎo)體基材301中形成一個(gè)P型阱區(qū)PW和一個(gè)位于P型阱區(qū)PW中的N型摻雜層。在本實(shí)施例中，由于淺溝隔離結(jié)構(gòu)302呈現(xiàn)條狀，因此可以將半導(dǎo)體基材301中的N型摻雜層劃分為多個(gè)平行淺溝隔離結(jié)構(gòu)302的區(qū)域，可作為立體存儲器元件300的源極線305。

然后，在半導(dǎo)體基材301上方形成依序堆疊的柵介電層306和多條柵極線307。請參照圖3C1至第3B3圖，圖3C1為繪示在圖3B1的結(jié)構(gòu)上形成柵介電層306和柵極線307之后的結(jié)構(gòu)俯視圖；圖3C2為沿著圖3C1所繪示的切線S3c1所作的結(jié)構(gòu)剖面圖；以及圖3C3為沿著圖3C1所繪示的切線S3c2所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例之中，柵介電層306和柵極線307的形成包括：依序在半導(dǎo)體基材301上方形成一介電層和一導(dǎo)電層，然后圖案化此介電層和導(dǎo)電層，藉以在半導(dǎo)體基材301上定義出與源極線305交叉的柵介電層306和柵極線307，并且通過柵介電層306使柵極線307與源極線305彼此電性隔離。

在形成柵介電層306和柵極線307之后，優(yōu)選可以在柵極線307周邊形成間隙壁308，并以柵極線307和間隙壁308為掩模，進(jìn)行另一次離子注入工藝，在對源極線305未與柵極線307和間隙壁308重疊的部分形成多個(gè)重?fù)诫s區(qū)305a。在本實(shí)施例中，重?fù)诫s區(qū)305a為摻雜濃度實(shí)際大于源極線305的N型重?fù)诫s區(qū)。

之后，在基材101上覆蓋硅氧化物層309和氮化硅硬掩模層310，請參照圖3D1至圖3D3，圖3D1為繪示在圖3C1的結(jié)構(gòu)上覆蓋硅氧化物層309和氮化硅硬掩模層310之后的結(jié)構(gòu)俯視圖；圖3D2為沿著圖3D1所繪示的切線S3d1所作的結(jié)構(gòu)剖面圖；以及圖3D3為沿著圖3D1所繪示的切線S3d2所作的結(jié)構(gòu)剖面圖。

在形成硅氧化物層309和氮化硅硬掩模層310之后，優(yōu)選會在氮化硅硬掩模層310上覆蓋一層間介電層311，并進(jìn)行平坦化工藝；再于平坦化的層間介電層311上覆蓋一層氧化覆蓋層312。通過氧化覆蓋層312、層間介電層311、硅氧化物層309和氮化硅硬掩模層310的保護(hù)，可確保柵極線307和源極線305不會受到后續(xù)在周邊區(qū)(未繪示)中所進(jìn)行的其他工藝影響。其中，在周邊區(qū)(未繪示)中所進(jìn)行的其他工藝，可例如用來形成多個(gè)平面式金屬-氧化物-半導(dǎo)體場效晶體管元件(未繪示)的工藝。

之后，在每一條柵極線307中形成至少一個(gè)貫穿孔313，并在每一個(gè)貫穿孔313之中形成一個(gè)間隙壁314。請參照圖3E1至圖3E3，圖3E1為繪示在圖3D1的結(jié)構(gòu)上形成慣穿孔313和間隙壁314之后的結(jié)構(gòu)俯視圖；圖3E2為沿著圖3E1所繪示的切線S3e1所作的結(jié)構(gòu)剖面圖；以及圖3E3為沿著圖3E1所繪示的切線S3e2所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例之中，優(yōu)選為采用干式刻蝕，例如反應(yīng)離子刻蝕(Reactive Ion Etch，RIE)工藝，在每一條柵極線307和源極線305交叉處形成一個(gè)開口(貫穿孔313)，延伸穿過氧化覆蓋層312、層間介電層311、氮化硅硬掩模層310、硅氧化物層309和柵極線307，將一部分對應(yīng)的源極線305暴露于外。再通過熱氧化法或沉積工藝，在每一個(gè)貫穿孔313的側(cè)壁上形成材質(zhì)為硅氧化物的間隙壁314。

接著，進(jìn)行選擇式的硅或硅鍺外延成長工藝，在每一個(gè)貫穿孔313中形成一個(gè)柱狀通道結(jié)構(gòu)315。請參照圖3F1至圖3F3，圖3F1為繪示在圖3E1的結(jié)構(gòu)中形成柱狀通道結(jié)構(gòu)315之后的結(jié)構(gòu)俯視圖；圖3F2為沿著圖3F1所繪示的切線S3f1所作的結(jié)構(gòu)剖面圖；以及圖3F3為沿著圖3F1所繪示的切線S3f2所作的結(jié)構(gòu)剖面圖。在本實(shí)施例中，選擇式外延成長工藝會在每一個(gè)貫穿孔313中沉積多晶硅，藉以在每一個(gè)貫穿孔313中形成一個(gè)柱狀通道結(jié)構(gòu)315，且每一個(gè)柱狀通道結(jié)構(gòu)315的底部與源極線305連接。在本實(shí)施例之中，硅或硅鍺外延成長工藝是在氧化覆蓋層312的表面上進(jìn)行，且在硅或硅鍺外延成長工藝后，會以化學(xué)機(jī)械研磨移除位于氧化覆蓋層312表面上的外延成長硅或硅鍺，僅余留位于貫穿孔313中的外延成長硅或硅鍺。

之后，在每一個(gè)柱狀通道結(jié)構(gòu)315的頂端形成漏極316，藉以在半導(dǎo)體基材的301上形成多個(gè)具有垂直通道結(jié)構(gòu)的串列選擇晶體管317。請參照圖3G1至圖3G3，圖3G1為繪示在圖3F1的結(jié)構(gòu)中形成串列選擇晶體管317之后的結(jié)構(gòu)俯視圖；圖3G2為沿著圖3G1所繪示的切線S3g1所作的結(jié)構(gòu)剖面圖；以及圖3G3為沿著圖3G1所繪示的切線S3g2所作的結(jié)構(gòu)剖面圖。

在形成串列選擇晶體管317之后，優(yōu)選會并在基材301上形成平坦化的層間介電層318，并于層間介電層318中形成多個(gè)接觸差塞319，用來將串列選擇晶體管317與后續(xù)形成于半導(dǎo)體基材301上方的多個(gè)串接存儲單元320連接。請參照圖3H，圖3H為根據(jù)本發(fā)明的又一實(shí)施例所繪示的立體存儲器元件300的結(jié)構(gòu)透視圖。多個(gè)串接存儲單元320形成于圖3G1至圖3G3所繪示的結(jié)構(gòu)上方的立體存儲單元陣列321中。且每一個(gè)串接存儲單元320與位于相對應(yīng)的串列選擇晶體管317的柱狀通道結(jié)構(gòu)頂端的漏極316串接。

在本實(shí)施例之中，存儲單元陣列321包含多個(gè)平行堆疊且彼此電性隔離的導(dǎo)電平面層321a、多條穿設(shè)于多個(gè)導(dǎo)電平面層之中的導(dǎo)電柱狀體321b以及位于導(dǎo)電平面層321a和導(dǎo)電柱狀體321b之間的存儲器層321c。每一個(gè)串接存儲單元320形成于每一條導(dǎo)電柱狀體321b、存儲器層321c與不同導(dǎo)電平面層321a的交叉處。其中，每一個(gè)串接存儲單元320通過導(dǎo)電柱狀體321b與位于立體存儲單元陣列321下方的串列選擇晶體管317的漏極316形成串聯(lián)。

根據(jù)本發(fā)明的再一實(shí)施例再提供制作立體存儲器元件400的方法。其包括下述步驟：首先提供半導(dǎo)體基材401，并在半導(dǎo)體基材401中形成多個(gè)淺溝隔離結(jié)構(gòu)402。請參照圖4A1至圖4A2，圖4A1為根據(jù)本發(fā)明的一實(shí)施例所繪示的半導(dǎo)體基材401的結(jié)構(gòu)俯視圖；以及圖4A2為沿著圖4A1所繪示的切線S4a所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，如圖4A2所繪示，在形成淺溝隔離結(jié)構(gòu)402之后，優(yōu)選會在半導(dǎo)體基材401和淺溝隔離結(jié)構(gòu)402的表面形成墊化硅層403和氮化硅層404，并以氮化硅層404為停止層，對淺溝隔離結(jié)構(gòu)402進(jìn)行平坦化工藝，例如化學(xué)機(jī)械研磨。

接著，進(jìn)行一刻蝕工藝，以移除一部分的淺溝隔離結(jié)構(gòu)403。請參照圖4B1至圖4B2，圖4B1為繪示在圖4A1的結(jié)構(gòu)上進(jìn)行刻蝕工藝，移除一部分淺溝隔離結(jié)構(gòu)403之后的結(jié)構(gòu)俯視圖；以及圖4B2為沿著圖4B1所繪示的切線S4b所作的結(jié)構(gòu)剖面圖。在本實(shí)施例中，此刻蝕工藝移除每一個(gè)淺溝隔離結(jié)構(gòu)403的上方部分，余留淺溝隔離結(jié)構(gòu)403的下方部分，藉以于該半導(dǎo)體基材401中形成多個(gè)脊?fàn)畈?05，平行于剩余的淺溝隔離結(jié)構(gòu)402。

再進(jìn)行另一次刻蝕工藝，以移除一部分脊?fàn)畈?05。請參照圖4C1至圖4C4，圖4C1為繪示在圖4B1的結(jié)構(gòu)上進(jìn)行另一次刻蝕工藝，移除一部分脊?fàn)畈?05之后的結(jié)構(gòu)俯視圖；圖4C2為沿著圖4C1所繪示的切線S4c1所作的結(jié)構(gòu)剖面圖；圖4C3為沿著圖4C1所繪示的切線S4c2所作的結(jié)構(gòu)剖面圖；以及圖4C4為沿著圖4C1所繪示的切線S4c3所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例中，此刻蝕工藝包含下述步驟：先采用平坦化的有機(jī)介電層(Organic Dielectric Layer)(未繪示)填充移除一部分淺溝隔離結(jié)構(gòu)402所形成的凹室，并以剩余的淺溝隔離結(jié)構(gòu)402為刻蝕停止層，采用圖案化光刻膠層(未繪示)進(jìn)行刻蝕，以移除一部分脊?fàn)畈?05，藉以在半導(dǎo)體基材401表面形成多個(gè)凸出部406。

接著，在每一個(gè)凸出部406下方形成至少一個(gè)側(cè)蝕開口(undercut)407。請參照圖4D1至圖4D4，圖4D1為繪示在圖4C1的結(jié)構(gòu)上形成側(cè)蝕開口407之后的結(jié)構(gòu)俯視圖；圖4D2為沿著圖4D1所繪示的切線S4d1所作的結(jié)構(gòu)剖面圖；圖4D3為沿著圖4D1所繪示的切線S4d2所作的結(jié)構(gòu)剖面圖；以及圖4D4為沿著圖4D1所繪示的切線S4d3所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例中，側(cè)蝕開口407的形成包含下述步驟：首先對半導(dǎo)體基材401的表面進(jìn)行原位蒸氣成長(in situ steam generation，ISSG)氧化工藝，藉以形成硅氧化物薄膜(未繪示)毯覆在半導(dǎo)體基材401的平表面、每一個(gè)凸出部406的側(cè)壁以及位于凸出部406頂端的氮化硅層404的表面；再以干式刻蝕移除位于半導(dǎo)體基材401水平表面和氮化硅層404上的氧化物薄膜，而在凸出部406的側(cè)壁上形成間隙壁408。接著進(jìn)行濕式刻蝕工藝，在半導(dǎo)體基材401表面形成至少一個(gè)開口(側(cè)蝕開口407)，并延伸進(jìn)入凸出部406的下方。

然后，于半導(dǎo)體基材401中形成源極線409，并且部分地延伸進(jìn)入每一個(gè)凸出部406下方的側(cè)蝕開口中407。請參照圖4E1至圖4E4，圖4E1為繪示在圖4D1的結(jié)構(gòu)上形成源極線409之后的結(jié)構(gòu)俯視圖；圖4E2為沿著圖4E1所繪示的切線S4e1所作的結(jié)構(gòu)剖面圖；圖4E3為沿著圖4E1所繪示的切線S4e2所作的結(jié)構(gòu)剖面圖；以及圖4E4為沿著圖4E1所繪示的切線S4e3所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例之中，源極線409的形成包含下述步驟：先進(jìn)行選擇式的N型(N+)高摻雜硅或N型高摻雜硅鍺外延成長工藝，以于半導(dǎo)體基材401上形成多晶硅層，并且部分地延伸進(jìn)入側(cè)蝕開口中407。在移除位于凸出部406上方的墊化硅層403和氮化硅層404后，進(jìn)行離子注入工藝，使通過選擇式外延成長工藝所形成的多晶硅層具有高濃度的N型摻質(zhì)。

接著，形成多條柵極線410，藉以包圍覆蓋每一個(gè)凸出部406，并且使柵極線410和源極線409以及凸出部406電性隔離。請參照圖4F1至圖4F4，圖4F1為繪示在圖4E1的結(jié)構(gòu)上形成柵極線410之后的結(jié)構(gòu)俯視圖；圖4F2為沿著圖4F1所繪示的切線S4f1所作的結(jié)構(gòu)剖面圖；圖4F3為沿著圖4F1所繪示的切線S4f2所作的結(jié)構(gòu)剖面圖；以及圖4F4為沿著圖4F1所繪示的切線S4f3所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例中，在形成柵極線410之前，還包括通過熱氧化工藝，每一個(gè)凸出部406的表面形成柵介電層411。在于柵介電層411上形成柵極線410之后，再以另一個(gè)熱氧化工藝于柵極線410的側(cè)壁上形成間隙壁412。其中，用來形成柵介電層411和間隙壁412的熱工藝，可以使源極線409中的N型摻質(zhì)擴(kuò)散至每一個(gè)凸出部406的下方，而在凸出部406的下方形成一個(gè)擴(kuò)散區(qū)409a，與源極線409連接。

詳細(xì)來說，在本實(shí)施例之中，每一個(gè)凸出部406的下方具有兩個(gè)側(cè)蝕開口407，一個(gè)位于凸出部406下方的一側(cè)，另一個(gè)位于凸出部406下方的相反一側(cè)。位于每一個(gè)凸出部406下方的的源極線409也分別具有兩個(gè)源極區(qū)，例如第一源極區(qū)409c和第二源極區(qū)409d分別延伸進(jìn)入兩個(gè)對應(yīng)的側(cè)蝕開口407。其中，擴(kuò)散區(qū)409a位于源極區(qū)409b和409c之間，且三者彼此相連。第一源極區(qū)409b和第二源極區(qū)409c的摻雜濃度實(shí)際高于擴(kuò)散區(qū)409a的摻雜濃度。

后續(xù)，在每一個(gè)凸出部406的頂端形成漏極413，藉以在半導(dǎo)體基材410上形成多個(gè)具有垂直通道結(jié)構(gòu)的串列選擇晶體管414。請參照圖4G1至圖4G4，圖4G1為繪示在圖4F1的結(jié)構(gòu)中形成多個(gè)串列選擇晶體管414之后的結(jié)構(gòu)俯視圖；圖4G2為沿著圖4G1所繪示的切線S4g1所作的結(jié)構(gòu)剖面圖；圖4G3為沿著圖4G1所繪示的切線S4g2所作的結(jié)構(gòu)剖面圖；以及圖4G4為沿著圖4G1所繪示的切線S4g3所作的結(jié)構(gòu)剖面圖。

在本發(fā)明的一些實(shí)施例中，在形成漏極413之前，優(yōu)選可以在每一個(gè)凸出部406的頂端及第一源極區(qū)409b和第二源極區(qū)409c上方形成金屬硅化物層415，并以氮化硅硬掩模層416以及層間介電層417覆蓋于凸出部406上。漏極413的制作包含下述步驟：先形成多個(gè)貫穿孔418穿過層間介電層417、氮化硅硬掩模層416、金屬硅化物層415、柵極線410和柵介電層411，將一部分凸出部406暴露出來。再進(jìn)行另一次離子注入工藝，在每一個(gè)凸出部406的頂端形成一個(gè)N型摻雜區(qū)。

在形成串列選擇晶體管414之后，在貫穿孔418孔中形成多個(gè)接觸差塞419用來將連接串列選擇晶體管414與后續(xù)形成于半導(dǎo)體基材401上方的多個(gè)串接存儲單元422連接。請參照圖4H1至圖4H4，圖4H1為繪示在圖4G1的結(jié)構(gòu)中形成多個(gè)接觸差塞419之后的結(jié)構(gòu)俯視圖；圖4H2為沿著圖4H1所繪示的切線S4h1所作的結(jié)構(gòu)剖面圖；圖4H3為沿著圖4H1所繪示的切線S4h2所作的結(jié)構(gòu)剖面圖；以及圖4H4為沿著圖4H1所繪示的切線S4h3所作的結(jié)構(gòu)剖面圖。

在本實(shí)施例中，在形成接觸差塞419之前，必須先于貫穿孔418孔的側(cè)壁上形成間隙壁420，以確保接觸差塞419與柵極線410電性隔離。

后續(xù)，于基材401上方形成多個(gè)串接存儲單元422，使其與位于串列選擇晶體管414的凸出部406頂端的漏極413串接。請參照圖4I，圖4I為根據(jù)本發(fā)明的再一實(shí)施例所繪示的立體存儲器元件400的結(jié)構(gòu)透視圖。

在本實(shí)施例之中，串接存儲單元422形成于圖4H1至圖4H4所繪示的結(jié)構(gòu)上方的立體存儲單元陣列421中。其中，存儲單元陣列421包含多個(gè)平行堆疊且彼此電性隔離的導(dǎo)電平面層421a、多條穿設(shè)于多個(gè)導(dǎo)電平面層之中的導(dǎo)電柱狀體421b以及位于導(dǎo)電平面層421a和導(dǎo)電柱狀體421b之間的存儲器層421c。每一個(gè)串接存儲單元422形成于每一條導(dǎo)電柱狀體421b和存儲器層421c與不同導(dǎo)電平面層421a的交叉處。其中，每一個(gè)串接存儲單元422通過金導(dǎo)電柱狀體421b與位于立體存儲單元陣列421下方的串列選擇晶體管414的漏極413形成串聯(lián)。

根據(jù)上述實(shí)施例，本發(fā)明是在提供一種立體存儲器元件及其制作方法。此一立體存儲器元件是采用具有垂直通道的場效晶體管來作為立體存儲器元件的串接存儲單元的串列選擇晶體管。在本發(fā)明的一些實(shí)施例中，場效晶體管的垂直通道可以直接建構(gòu)于凸設(shè)在半導(dǎo)體基材表面的凸出部中。在本發(fā)明的一些實(shí)施例中，可采用選擇式外延成長工藝來形成場效晶體管的垂直通道。

由于，垂直通道的場效晶體管具有占地面積較小，以及電流與電壓(I/V)之間的變化呈現(xiàn)線性函數(shù)關(guān)系，在進(jìn)行多位操作時(shí)較易于控制等技術(shù)優(yōu)勢?？赏瑫r(shí)解決現(xiàn)有橫向通道場效晶體管限縮存儲單元陣列的密度以及雙極結(jié)晶體管或二極管不易操作控制的問題。

雖然本發(fā)明已以優(yōu)選實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更改與修飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。