本發(fā)明實施例涉及半導體集成電路，更具體地，涉及具有鰭結構的半導體器件及其制造工藝。

背景技術：

隨著半導體工業(yè)已經進入納米技術工藝節(jié)點，以追求更高的器件密度、更高的性能和更低的成本，來自制造和設計問題的挑戰(zhàn)導致了三維設計的發(fā)展，三維設計諸如鰭式場效應晶體管(FinFET)。通常地，F(xiàn)inFET器件包括具有高深寬比的半導體鰭并且在FinFET器件中形成半導體晶體管器件的溝道和源極/漏極區(qū)域。利用溝道和源極/漏極區(qū)域的增加的表面面積的優(yōu)勢，在鰭結構的側的上方和沿著鰭結構的側(例如，包裹)形成柵極以產生更快、更可靠以及更好控制的半導體晶體管器件。金屬柵極結構和具有高電介電常數的高k柵極電介質通常用于FinFET器件，并且通過柵極替換技術制造。

技術實現(xiàn)要素：

根據本發(fā)明的一個實施例，提供了一種半導體器件，包括：第一FinFET，所述第一FinFET包括第一鰭結構、第一柵極電介質以及第一柵電極，所述第一鰭結構在第一方向上延伸，所述第一柵極電介質形成在所述第一鰭結構上方，所述第一柵電極形成在所述第一柵極電介質上方并且在垂直于所述第一方向的第二方向上延伸；第二FinFET，所述第二FinFET包括第二鰭結構、第二柵極電介質和第二柵電極，所述第二柵極電介質形成在所述第二鰭結構上方，以及所述第二柵電極形成在所述第一柵極電介質上方并且在所述第二方向上延伸；以及分隔塞，由絕緣材料制成并且設置在所述第一FinFET和所述第二FinFET之間，其中，當從上面看時，所 述分隔塞的端部形狀具有凹形的弧形形狀，而所述第一柵電極的鄰接所述分隔塞的端部具有凸形的弧形形狀。

根據本發(fā)明的另一實施例，還提供了一種用于制造半導器件的方法，包括：形成偽電極結構以及層間介電層，所述偽電極結構包括偽柵電極層和側壁絕緣層，所述側壁絕緣層設置在所述偽柵電極層的兩個主側處，以及所述層間介電層設置在所述偽電極層的兩個主側處；去除所述偽柵電極層的部分使得在所述側壁絕緣層之間形成第一間隔和第二間隔，所述第一電極間隔和所述第二電極間隔通過柱分隔開，所述柱是所述偽柵電極層的剩余部分；在所述第一電極間隔和所述第二電極間隔中分別形成第一柵極結構和第二柵極結構；去除所述柱使得在所述第一柵極結構和所述第二柵極結構之間形成開口；以及通過利用絕緣材料填充所述開口來形成分隔塞。

根據本發(fā)明的又另一實施例，還提供了一種半導體器件，包括：FET，所述FET包括第一柵極介電層和金屬柵電極；以及分隔塞，由絕緣材料制成并且相鄰所述FET設置，其中，當從上面看時，所述分隔塞的端部具有凹形的弧形形狀，而所述金屬柵電極的鄰接所述分隔塞的端部具有凸形的弧形形狀。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發(fā)明。應該強調，根據工業(yè)中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

根據本發(fā)明的一個實施例，圖1A是具有鰭結構(FinFET)的半導體FET器件的示例性截面圖，圖1B是具有鰭結構的半導體FET器件的示例性頂視圖，以及圖1C是對應于圖1B中封閉部分的具有鰭結構的半導體FET器件的示例性立體圖。

圖2至圖12C示出了根據本發(fā)明的一個實施例的用于制造FinFET器件的示例性工藝。

圖13A和圖13B示出了FinFET器件的比較實例。

具體實施方式

應該理解，以下公開內容提供了許多不同實施例或實例，用于實現(xiàn)本發(fā)明的不同特征。以下將描述組件和布置的特定的實施例或實例以簡化本發(fā)明。當然，這些僅是實例并且不旨在限制本發(fā)明。例如，元件的尺寸不限制于公開的范圍和數值，但是可以取決于工藝條件和/或器件的期望的特性。另外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸而形成的實施例，也可以包括第一部件和第二部件之間可以形成附加部件使得第一部件和第二部件可以不直接接觸的實施例。另外，為了簡化和清楚的目的，可以任意地畫出不同尺寸的各個部件。

而且，為便于描述，本文可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。另外，術語“由……組成”可以是“包括”，也可以是“由……構成”的意思。

根據本發(fā)明的一個實施例，圖1A是具有鰭結構(FinFET)的半導體FET器件的示例性截面圖，圖1B是具有鰭結構的半導體FET器件的示例性頂視圖，以及圖1C是具有鰭結構的半導體FET器件的示例性立體圖。圖1A是沿圖1B中的線X-X的截面圖，以及圖1C對應于圖1B中的封閉部分A。在這些圖中，為了簡化省略了一些層/部件。圖1A至圖1C示出了已經形成金屬柵極結構之后的器件結構。

FinFET器件1包括第一器件區(qū)1A和第二器件區(qū)1B。第一器件區(qū)1A包括一個或多個第一FinFET器件，并且第二器件區(qū)包括一個或多個第二FinFET器件。第一FinFET的溝道類型與第二FinFET的溝道類型相同或不同。

在一個實施例中，第一器件區(qū)1A包括p型MOSFET和第二器件區(qū)1B包括n型MOSFET。在其他實施例中，第一器件區(qū)和第二器件區(qū)包括p型 MOSFET，第一器件區(qū)和第二器件區(qū)包括n型MOSFET，或第一器件區(qū)和第二器件區(qū)包括p型MOSFET和n型MOSFET。

FinFET器件1包括，除了其他部件，襯底10、鰭結構20、柵極電介質30和柵電極40。在本實施例中，襯底10是硅襯底?？蛇x地，襯底10可以包括另一個元素半導體，諸如鍺；包括IV-IV族化合物半導體(諸如SiC和SiGe)、III-V族化合物半導體(諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)的化合物半導體；或它們的組合。在一個實施例中，襯底10可以是SOI(絕緣體上硅)襯底的硅層。當使用SOI襯底時，鰭結構可以從SOI襯底的硅層突出或可以從SOI襯底的絕緣層突出。在后一種情況下，SOI襯底的硅層可以用于形成鰭結構。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可以用作襯底10。襯底10可以包括已經適當地摻雜有雜質的各個區(qū)域(例如，p型或n型導電性)。

鰭結構20設置在襯底10上方。鰭結構20可以由與襯底10相同的材料組成并且可以連續(xù)地從襯底10延伸。在本實施例中，鰭結構由Si組成。鰭結構20的硅層可以是本征的，或適當地摻雜有n型雜質或p型雜質。

在圖1A中，在第一器件區(qū)1A中和第二器件區(qū)1B中分別設置有兩個鰭結構20。但是，鰭結構的數量不限制于兩個(或四個)。數量可以是一個、兩個、三個或五個或更多。此外，多個偽鰭結構中的一個可以相鄰鰭結構20的兩側設置以改進在圖案化工藝中的圖案保真度。在一些實施例中，鰭結構20的寬度W1是在約5nm至約40nm的范圍內，并且在特定的實施例中，鰭結構20的寬度W1可以在約7nm至約15nm的范圍內。在一些實施例中，鰭結構20的高度是在約100nm至約300nm的范圍內，并且在其他實施例中，鰭結構20的高度是在約50nm至100nm的范圍內。

鰭結構20的位于柵電極40下方的下部稱為阱層并且鰭結構20的上部稱為溝道層。在柵電極40下方，阱層嵌入在隔離絕緣層50中，并且溝道層從隔離絕緣層50突出。溝道層的下部也可以嵌入在隔離絕緣層50中至約1nm至約5nm的深度。

在一些實施例中，阱層的高度是在約60nm至100nm的范圍內，并且 溝道層的高度是在約40nm至60nm的范圍內。

此外，鰭結構20之間的間隔和/或一個鰭結構與另一個在襯底10上方形成的元件之間的間隔由包括絕緣材料的隔離絕緣層50(或稱為“淺溝槽隔離(STI)”層)填充，并且層間介電層70設置在隔離絕緣層50上方。用于隔離絕緣層50和層間介電層70的絕緣材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟摻雜的硅酸鹽玻璃(FSG)或低k介電材料的一層或多層。用于隔離絕緣層50的絕緣材料可以與用于層間介電層70的絕緣材料相同或不同。

鰭結構20的從隔離絕緣層50突出的溝道層被柵極介電層30覆蓋，并且柵極介電層30進一步由柵電極40覆蓋。溝道層的未被柵電極40覆蓋的部分用作MOSFET(見圖1B)的源極和/或漏極。鰭結構20在第一方向上延伸并且柵電極40在垂直于第一方向的第二方向上延伸。

在特定的實施例中，柵極介電層30包括介電材料(諸如氧化硅、氮化硅或高k介電材料)、其他合適的介電材料和/或它們的組合的一層或多層。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他合適的高k介電材料和/或它們的組合。在一些實施例中，柵極介電層30可以包括由二氧化硅制成的界面層。

柵電極40包括任何合適的材料(諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或它們的組合)的一層或多層。在特定的實施例中，柵電極包括金屬柵極層45。

在本發(fā)明的特定實施例中，一個或多個功函數調整層42也可以設置在柵極介電層30和金屬柵極層45之間。功函數調整層可以包括單層或可選地多層結構，諸如具有選擇性的功函數以提高器件性能的金屬層(功函數金屬層)、襯墊層、潤濕層、粘合層、金屬合金或金屬硅化物的各個組合。功函數調整層由導電材料組成，導電材料諸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、或其他合適的金屬材料的單層，或兩個以上這些材料的多層。 對于n溝道FinFET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一個或多個用作功函數調整層，并且對于p溝道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一個或多個用作功函數調整層。在一些實施例中，功函數調整層可以包括用于p溝道FinFET的第一金屬材料(例如，在第一器件區(qū)1A中)和用于n溝道FinFET的第二金屬材料(例如，在第二器件區(qū)1B中)。例如，用于p溝道FinFET的第一金屬材料可以包括具有功函數的金屬，該功函數基本上與襯底導電帶的功函數對準，或至少基本上與鰭結構20的溝道層的導電帶的功函數對準。同樣地，例如，用于n溝道FinFET的第二金屬材料可以包括具有功函數的金屬，該功函數基本上與襯底價帶的功函數對準，或至少基本上與鰭結構20的溝道層的價帶的功函數對準。在一些實施例中，功函數調整層可以可選地包括多晶硅層。功函數調整層可以通過ALD(原子層沉積)、PVD、CVD、電子束蒸發(fā)或其他合適的工藝形成。另外，可以使用不同的金屬層分別地形成用于n溝道FinFET和p溝道FinFET的功函數調整層。

通過在源極和漏極區(qū)中適當的摻雜雜質，在未被柵電極40覆蓋的鰭結構中也可以形成源極和漏極區(qū)。Si或Ge的合金以及諸如Co、Ni、W、Ti或Ta的金屬可以形成在源極和漏極區(qū)25上。Si層和/或SiGe層可以外延地形成在源極-漏極區(qū)中以形成凸起的源極-漏極結構并且對溝道層施加適當的應力。

此外，側壁絕緣層80設置在柵電極40的兩側處。柵電極40和源極/漏極區(qū)由層間介電層70覆蓋并且設置必要的配線和/或通孔/接觸孔以使半導體器件完整。

在一些實施例中，包括功能函數調整層42和金屬柵極層45的柵電極40的寬度W2是在約20nm至40nm的范圍內。在一些實施例中，當多個柵電極40在寬度方向上布置時(見圖1B)，柵電極的間距是在約60nm至100nm的范圍內。

如圖1A至圖1C所示，相鄰的柵電極40通過由絕緣材料制成的分隔塞60彼此分隔開。在圖1A所示的橫截面中，分隔塞60呈具有較小的頂部尺寸(寬度)和較大的底部尺寸(寬度)的錐形。在特定的實施例中，在 分隔塞的頂部處的寬度W3小于約20nm，并且在一些實施例中，寬度W3可以是在約5nm至約15nm的范圍內。在特定的實施例中，在分隔塞的底部處的寬度W4小于約35nm，并且在一些實施例中，寬度W4可以是在約10nm至約30nm的范圍內。此處，分隔塞的頂部對應于柵電極40的上表面并且分隔塞60的底部對應于柵極介電層30的底部或對應于隔離絕緣層50和層間介電層70之間的界面。用于分隔塞60的絕緣材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟摻的硅酸鹽玻璃(FSG)或低K介電材料，并且可以與用于隔離絕緣層50和/或層間介電層70的絕緣材料相同或不同。

用于分隔塞60的絕緣材料可以與用于隔離絕緣層50和/或層間介電層70的絕緣材料相同或不同。

圖2至圖12E示出了根據本發(fā)明的一個實施例的制造FinFET器件的示例性的有序工藝的截面圖。應該理解，可以在如圖2至圖12E所示的工藝之前、期間和之后提供額外的操作，并且對于本方法的額外的實施例，可以替換或刪除下述的一些操作。操作/工藝的順序可以互換。另外，在公告號為第2013/0161762號的美國專利中公開通過柵極替換技術，用于在鰭結構上方制造金屬柵極結構的一般性操作，該專利的全部內容結合于此作為參考。

為了制造鰭結構，通過，例如，熱氧化工藝和/或化學汽相沉積(CVD)工藝在襯底10上方形成掩模層。例如，襯底10是具有雜質的p型硅襯底，該雜質的濃度在約1×10¹⁵cm^-3和約1×10¹⁸cm^-3的范圍內。在其他實施例中，襯底10是具有雜質的n型硅襯底，該雜質的濃度在約1×10¹⁵cm^-3和約1×10¹⁸cm^-3的范圍內。例如，在一些實施例中，掩模層包括墊氧化物(例如，氧化硅)層和氮化硅掩模層。

可以通過使用熱氧化或CVD工藝形成墊氧化物層?？梢酝ㄟ^諸如濺射方法的物理汽相沉積(PVD)、CVD、等離子體增強化學汽相沉積(PECVD)、常壓化學汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其他工藝形成氮化硅掩模層。

在一些實施例中，墊氧化物層的厚度是在約2nm至約15nm的范圍內， 并且氮化硅掩模層的厚度是在約2nm至約50nm的范圍內。在掩模層上方進一步形成掩模圖案。例如，掩模圖案是通過光刻形成的光刻膠圖案。

通過將掩模圖案用作蝕刻掩模，形成墊氧化物層106和氮化硅掩模層107的硬掩模圖案100。在一些實施例中，硬掩模圖案的寬度是在約5nm至約40nm的范圍內。在特定的實施例中，硬掩模圖案的寬度是在約7nm至約12nm的范圍內。

如圖2所示，通過將硬掩模圖案用作蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將襯底10圖案化為鰭結構20。鰭結構20的高度是在約100nm至約300nm的范圍內。在特定的實施例中，鰭結構20的高度是在約50nm至約100nm的范圍內。當鰭結構的高度不均勻時，從襯底的高度可以從對應于鰭結構的平均高度的平面測得。

在本實施例中，塊狀硅晶圓可以用作起始材料并且構成襯底10。但是，在一些實施例中，其他類型的襯底可以用作襯底10。例如，絕緣體上硅(SOI)晶圓可以用作起始材料，并且SOI晶圓的絕緣層構成襯底10以及SOI晶圓的硅層用作鰭結構20。

如圖3所示，隔離絕緣層50形成在襯底10上方以全面地覆蓋鰭結構20。

隔離絕緣層50包括諸如氧化硅、氮氧化硅或氮化硅的絕緣材料的一層或多層，絕緣材料的一層或多層通過LPCVD(低壓化學汽相沉積)、等離子體CVD或可流動的CVD形成。在可流動的CVD中，沉積除了氧化硅的可流動的介電材料。可流動的介電材料，如名字顯示的，在沉積期間可以“流動”以填充具有高深寬比的間隙和間隔。通常地，將各個化學物質添加到含硅前體中以允許沉積的膜流動。在一些實施例中，添加氮氫鍵?？闪鲃拥慕殡娗绑w的實例，特別是可流動的氧化硅前體包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)或諸如三甲硅烷基胺(TSA)的硅烷胺。這些可流動的氧化硅在多重操作工藝中形成。在沉積可流動的膜之后，對其固化并且然后退火以去除不期望的元素以形成氧化硅。當去除不期望的元素時，可流動的膜致密化和收縮。在 一些實施例中，進行多重退火工藝。多次固化和退火可流動的膜。可流動的膜可以摻雜有硼和/或磷。在一些實施例中，隔離絕緣層50可以由SOG、SiO、SiON、SiOCN和/或氟摻的硅酸鹽玻璃(FSG)的一層或多層形成。

在形成隔離絕緣層50之后，實施平坦化操作以去除隔離絕緣層50的部分和掩模層100，掩模層100包括墊氧化物層106和氮化硅掩模層107。然后，進一步去除隔離絕緣層50以暴露出將要變成溝道層的鰭結構20的上部，如圖4所示。

在形成隔離絕緣層50之后，可以實施例如退火工藝的熱工藝以提高隔離絕緣層50的質量。在特定的實施例中，在例如N₂、Ar或He的惰性氣體環(huán)境中，在約900℃至約1050℃的范圍內的溫度下，使用快速熱退火(RTA)實施熱工藝持續(xù)約1.5秒至10秒。

柵極氧化物層105和多晶硅層形成在隔離絕緣層50和暴露的鰭結構20上方，并且然后實施圖案化操作以獲得由多晶硅組成的多晶硅柵極層110。柵極氧化物層105可以是通過CVD、PVD、ALD、電子束蒸發(fā)或其他合適的工藝形成的氧化硅。在一些實施例中，多晶硅層的厚度是在約5nm至約100nm的范圍內。多晶硅柵極層110和柵極氧化物層105是偽層，在柵極替換技術中最終被去除。

側壁絕緣層80也形成在多晶硅柵極層110的兩側處。

此外，層間介電層70形成在多晶硅柵極層110之間的間隔中、側壁絕緣層80之間，并且形成在多晶硅柵極層110上方。實施諸如回蝕刻工藝和/或化學機械拋光(CMP)工藝的平坦化操作以獲得圖5A至圖5C中所示的結構。圖5A是多晶硅柵極層110和層間介電層70形成之后的FinFET器件的截面圖，圖5B是多晶硅柵極層110和層間介電層70形成之后的FinFET器件的頂視圖以及圖5C是多晶硅柵極層110和層間介電層70形成之后的FinFET器件的多晶硅柵極層110和層間介電層70形成之后的FinFET器件的立體圖。圖5A是沿圖5B中線X-X的截面圖，以及圖5C對應于圖5B中的封閉部分B。

如圖5B和圖5C所示，在特定的實施例中，多晶硅柵極層110成線和間隔布置的形成，在一個具有等間距的方向上延伸。多晶硅柵極層110可 以包括在平行于一個方向上延伸的另一線和間隔布置。

如圖6所示，掩模圖案120形成在圖5C中示出的結構上方。例如，掩模圖案由光刻膠層形成。在一些實施例中，形成的掩模圖案120的寬度是在約20nm至約120nm的范圍內，并且在其他實施例中，該寬度可以在約40nm至約60nm的范圍內。

在一些實施例中，除了光刻膠層，掩模層120可以是硬掩模，在多晶硅蝕刻期間，硬掩模是由具有高蝕刻電阻抵抗力的材料形成的。硬掩模材料包括氧化硅、氮氧化硅或氮化硅或金屬材料。

如圖7所示，通過使用干蝕刻操作減小掩模圖案120的寬度以獲得期望的寬度。在一些實施例中，在干蝕刻之后，掩模圖案120的寬度是在約5nm至約100nm的范圍內，并且在其他實施例中，掩模圖案120的寬度可以是在約10nm至約30nm的范圍內。除了減小掩模圖案的寬度，可以直接形成具有期望的寬度的掩模圖案120。

如圖8所示，通過使用掩模圖案120，蝕刻多晶硅柵極層110的部分從而形成間隔125。在圖8中以及后文中，省略層間介電層70的一個層70A以示出蝕刻的多晶硅柵極層110和間隔125，同時仍然示出其他層70B和70C。在一些實施例中，在3毫托至20毫托的壓力下，通過使用氣體的等離子體蝕刻對多晶硅柵極層實施蝕刻，氣體包括CH₄、CF₄、CH₂F₂、CHF₃、O₂、HBr、Cl₂、NF₃、N₂和/或He。通過去除多晶硅柵極層110的部分，在間隔125之間形成多晶硅柱110P。

如圖9A所示，通過灰化工藝和/或濕洗工藝去除掩模圖案120(例如，光刻膠圖案)。

在圖8中示出的多晶硅蝕刻中，多晶硅柵極層110的中心處的蝕刻率相對地高于在多晶硅柵極層110和側壁絕緣層80之間的界面處的蝕刻率。相應地，從上面看多晶硅柱的端部形狀具有凹形的弧形形狀，如圖9B中所示。換句話說，間隔125在多晶硅柱110P處具有凸形的弧形形狀。

此外，在多晶硅蝕刻之后，多晶硅柱110P具有如圖9C中示出的錐形，圖9C是沿著圖9A的線Y-Y’的截面圖。測量的多晶硅柱110P的底部處與隔離絕緣層50的表面(或設置在鰭結構之間的柵極氧化物層105的表面) 所成的錐角θ為90度或更大，并且在特定的實施例中，錐角θ可以是在約93度至約100度的范圍內。在一些實施例中，在多晶硅蝕刻之后可以實施額外的蝕刻操作以調整多晶硅柱110P的形狀/錐角。

如圖10所示，金屬柵極結構形成在多晶硅柵極柱110P之間的間隔125中，金屬柵極結構包括金屬柵電極40和柵極介電層30(在圖10中未示出)。通過CVD、ALD或其他合適的膜形成方法來形成柵極介電層30。通過CVD、PVD(包括濺射)、ALD、電鍍或其他合適的金屬膜形成方法形成金屬柵電極40。由于間隔125在其端部具有凸形的弧形形狀，因此可以將用于金屬柵電極40的金屬材料填充至間隔125中，而不形成間隙或縫隙。

如圖11所示，通過蝕刻操作去除多晶硅柱110P，進而形成開口130。蝕刻操作可以包括干蝕刻和/或濕蝕刻。

在去除多晶硅柱110P之后，通過使用，例如，CVD工藝在如圖11所示的結構上方形成絕緣材料，并且用絕緣材料填充開口130。CVD工藝可以包括LPCVD工藝、等離子體CVD工藝和/或可流動的CVD工藝。在一些實施例中，在可流動的CVD工藝中，可以使用包括SiH₄、NH₃、N₂、O₂、N₂O、Cl₂和/或NO₂的氣體并且在約200℃至約1000℃的范圍內的溫度下實施沉積。

如圖12A至圖12C所示，在金屬柵電極40上方形成絕緣材料的部分之后，通過平坦化操作去除側壁絕緣層80和層間介電層70，獲得分隔塞60。平坦化操作可以包括CMP和/或回蝕刻工藝。圖12A是示例性的立體圖，圖12B是沿著圖12A的線Y-Y’的示例性的截面圖，以及圖12C是在形成分隔塞60之后的示例性的頂視圖。

如圖12A和圖12C所示，從上面看，分隔塞60的端部形狀62具有凹形的弧形形狀，而金屬柵電極40的端部具有凸形的弧形形狀。如圖12B所示，分隔塞60呈錐形，并且測量的分隔塞60的底部處與隔離絕緣層50的表面(或設置在鰭結構之間的柵極氧化物層105的表面)所成的錐角θ為90度或更大。在一些實施例中，錐角θ是在約90度至約100度的范圍內。

應該理解，F(xiàn)inFET可以經歷進一步CMOS工藝以形成諸如接觸件/通孔、互連金屬層、介電層、鈍化層等的各個部件。

另外，可以對平面型FET施加上述的柵極替換技術。

本文中描述的各個實施例或實例提供了優(yōu)于現(xiàn)有技術的幾個優(yōu)勢。如上述解釋的，在本發(fā)明中，在金屬柵電極40形成之后形成分隔塞。金屬柵電極40的端部具有朝向分隔塞60的凸形的弧形形狀，并且分隔塞60呈錐形。相反地，如圖13A所示，當在金屬柵電極形成之前形成分隔塞時，分隔塞的形狀將呈倒錐形，并且如圖13B所示，分隔塞的端部將呈凸形。在這種情況下，當形成用于金屬柵電極的金屬材料時，在分隔塞附近將出現(xiàn)空隙或縫隙。

但是，如上文所述，在圖1至圖12C中所示的工藝中，將用于金屬柵電極40的金屬材料填充至間隔125中，而未形成間隙或縫隙。

可以理解，并非所有的優(yōu)勢都已經在本文中進行了必要的討論，沒有特別的優(yōu)勢需要用于所有的實施例或實例，并且其他實施例或實例可以提供不同的優(yōu)勢。

根據本發(fā)明的一個方面，半導體器件包括第一FinFET和第二FinFET，以及分隔塞，分隔塞由絕緣材料組成并且設置在第一FinFET和第二FinFET之間的。第一FinFET包括：第一鰭結構、第一柵極電介質和第一柵電極，其中，第一鰭結構在第一方向上延伸、第一柵極電介質形成在第一鰭結構上方，以及第一柵電極形成在第一柵極介電層上方并且在垂直于第一方向的第二方向上延伸。第二FinFET包括：第二鰭結構、第二柵極電介質和第二柵電極，其中，第二柵極電介質形成在第二鰭結構上方，以及第二柵電極形成在第一柵極電介質上方并且在第二方向上延伸。當從上面看時，分隔塞的端部形狀具有凹形的弧形形狀，而鄰接分隔塞的第一柵電極的端部具有凸形的弧形形狀。

根據本發(fā)明的另一方面，在用于制造半導體器件的方法中，形成偽電極結構和層間介電層。偽電極結構包括：偽柵電極層和側壁絕緣層，側壁絕緣層設置在偽柵電極層的兩個主側處。層間介電層設置在偽電極層的兩個主側處。去除偽柵電極層的部分以在側壁絕緣層之間形成第一間隔和第二間隔。第一電極間隔和第二電極間隔由柱分隔開，該柱是偽柵電極層的剩余部分。第一柵極結構和第二柵極結構分別形成在第一電極間隔和第二 電極間隔中。去除柱使得在第一柵極結構和第二柵極結構之間形成開口。通過用絕緣材料填充開口來形成分隔塞。

根據本發(fā)明的另一方面，半導體器件包括FET，F(xiàn)ET包括：第一柵極介電層和金屬柵電極以及分隔塞，分隔塞由絕緣材料組成并且鄰近FET設置。當從上面看時，分隔塞的端部形狀具有凹形的弧形形狀，而金屬柵電極的鄰接分隔塞的端部具有凸形的弧形形狀。

根據本發(fā)明的一個實施例，提供了一種半導體器件，包括：第一FinFET，所述第一FinFET包括第一鰭結構、第一柵極電介質以及第一柵電極，所述第一鰭結構在第一方向上延伸，所述第一柵極電介質形成在所述第一鰭結構上方，所述第一柵電極形成在所述第一柵極電介質上方并且在垂直于所述第一方向的第二方向上延伸；第二FinFET，所述第二FinFET包括第二鰭結構、第二柵極電介質和第二柵電極，所述第二柵極電介質形成在所述第二鰭結構上方，以及所述第二柵電極形成在所述第一柵極電介質上方并且在所述第二方向上延伸；以及分隔塞，由絕緣材料制成并且設置在所述第一FinFET和所述第二FinFET之間，其中，當從上面看時，所述分隔塞的端部形狀具有凹形的弧形形狀，而所述第一柵電極的鄰接所述分隔塞的端部具有凸形的弧形形狀。

在上述半導體器件中，在沿著所述第二方向并且橫跨所述第一柵電極的橫截面中，所述分隔塞具有錐形形狀，所述錐形形狀具有小于底部寬度的頂部寬度。

在上述半導體器件中，還包括：隔離絕緣層，至少設置在所述第一鰭結構和所述第二鰭結構之間，其中：所述分隔塞設置在所述隔離絕緣層上方，以及測量的所述分隔塞的底部處與所述隔離絕緣層的表面所成的所述分隔塞的錐角為90度或更大。

在上述半導體器件中，所述第一柵電極包括第一金屬柵極材料，以及所述第二柵電極包括第二金屬柵極材料。

在上述半導體器件中，所述第一柵電極還包括設置在所述第一柵極介電層和所述第一金屬柵極材料之間的第一功函數調整金屬的一層或多層，以及所述第二柵電極還包括設置在所述第二柵極介電層和所述第二金屬柵 極材料之間的第二功函數調整金屬的一層或多層。

在上述半導體器件中，所述第一FinFET和所述第二FinFET具有相同的溝道類型。

在上述半導體器件中，所述第一FinFET的溝道類型不同于所述第二FinFET的溝道類型。

在上述半導體器件中，在所述第一FinFET中包括兩個以上的所述第一鰭結構。

根據本發(fā)明的另一實施例，還提供了一種用于制造半導器件的方法，包括：形成偽電極結構以及層間介電層，所述偽電極結構包括偽柵電極層和側壁絕緣層，所述側壁絕緣層設置在所述偽柵電極層的兩個主側處，以及所述層間介電層設置在所述偽電極層的兩個主側處；去除所述偽柵電極層的部分使得在所述側壁絕緣層之間形成第一間隔和第二間隔，所述第一電極間隔和所述第二電極間隔通過柱分隔開，所述柱是所述偽柵電極層的剩余部分；在所述第一電極間隔和所述第二電極間隔中分別形成第一柵極結構和第二柵極結構；去除所述柱使得在所述第一柵極結構和所述第二柵極結構之間形成開口；以及通過利用絕緣材料填充所述開口來形成分隔塞。

在方法中，當從上面看時，所述分隔塞的端部具有凹形的弧形形狀，而所述第一柵極結構的鄰接所述分隔塞的端部具有凸形的弧形形狀。

在方法中，在沿著所述第二方向和橫跨所述第一柵電極層的橫截面中，所述分隔塞具有錐形形狀，所述錐形形狀具有小于底部寬度的頂面寬度。

在方法中，還包括：至少在所述第一鰭結構和所述第二鰭結構之間形成隔離絕緣層，其中：所述分隔塞設置在所述隔離絕緣層上方，以及測量的所述分隔塞的底部處與所述隔離絕緣層的表面所成的所述分隔塞的錐角為90度或更大。

在方法中，去除所述偽柵電極層的部分包括：在對應于所述柱的區(qū)域上形成掩模圖案；以及通過使用所述掩模圖案蝕刻所述偽柵電極層。

在方法中，所述掩模圖案是由氧化硅、氮氧化硅和氮化硅中的至少一種制成。

在方法中，還包括減小所述掩模圖案的寬度，其中，通過使用具有所 述減小的寬度的所述掩模圖案對所述偽柵電極層實施蝕刻。

在方法中，形成所述分隔塞包括：在所述第一柵極結構和所述第二柵極結構上方以及在所述開口中形成所述絕緣材料；以及去除所述絕緣材料的部分，從而形成由填充在所述開口中的所述絕緣材料形成的所述分隔塞。

在方法中，形成所述偽電極結構包括：形成鰭結構；形成隔離層使得所述鰭結構的下部嵌入在所述隔離層中；在所述鰭結構上方形成第一介電層；以及在所述第一介電層上方形成所述偽電極層。

在方法中，所述偽柵電極層包括多晶硅。

在方法中，形成所述第一柵極結構和所述第二柵極結構包括：形成第二介電層；在所述第二介電層上方形成用于所述第一柵極結構的第一功函數調整金屬的一層或多層；在所述第二介電層上方形成用于所述第二柵極結構的第二功函數調整金屬的一層或多層；在所述第一功函數調整金屬的一層或多層上方形成第一金屬柵極材料；以及在所述第二功函數調整金屬的一層或多層上方形成第二柵極材料。

根據本發(fā)明的又另一實施例，還提供了一種半導體器件，包括：FET，所述FET包括第一柵極介電層和金屬柵電極；以及分隔塞，由絕緣材料制成并且相鄰所述FET設置，其中，當從上面看時，所述分隔塞的端部具有凹形的弧形形狀，而所述金屬柵電極的鄰接所述分隔塞的端部具有凸形的弧形形狀。

上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。