本發(fā)明涉及集成電路器件，更具體地，涉及半導(dǎo)體器件及其布局和制造方法。

背景技術(shù)：

最小化集成電路(IC)的最新趨勢(shì)導(dǎo)致更小的器件，其消耗更少功率，但是以更高速度提供更多功能。為了實(shí)現(xiàn)這些優(yōu)點(diǎn)中的一個(gè)或多個(gè)，考慮IC設(shè)計(jì)和/或制造中的多種開發(fā)。

技術(shù)實(shí)現(xiàn)要素：

為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，提供了一種半導(dǎo)體器件，包括：襯底，具有有源區(qū)；柵極結(jié)構(gòu)，位于所述有源區(qū)上方；下部導(dǎo)電層，位于所述有源區(qū)上方并且電連接至所述有源區(qū)，所述下部導(dǎo)電層與所述柵極結(jié)構(gòu)至少部分地共高度，并且所述下部導(dǎo)電層包括相互間隔開的第一導(dǎo)電區(qū)段和第二導(dǎo)電區(qū)段；以及上部導(dǎo)電層，位于所述下部導(dǎo)電層上方并且電連接至所述下部導(dǎo)電層，所述上部導(dǎo)電層包括與所述第一導(dǎo)電區(qū)段和所述第二導(dǎo)電區(qū)段重疊的第三導(dǎo)電區(qū)段，所述第三導(dǎo)電區(qū)段電連接至所述第一導(dǎo)電區(qū)段，并且所述第三導(dǎo)電區(qū)段與所述第二導(dǎo)電區(qū)段電隔離。

在上述半導(dǎo)體器件中，其中，所述上部導(dǎo)電層進(jìn)一步包括：與所述柵極結(jié)構(gòu)重疊并且電連接至所述柵極結(jié)構(gòu)的第四導(dǎo)電區(qū)段。

在上述半導(dǎo)體器件中，其中，所述上部導(dǎo)電層進(jìn)一步包括：與所述柵極結(jié)構(gòu)重疊并且電連接至所述柵極結(jié)構(gòu)的第四導(dǎo)電區(qū)段，其中，所述第四導(dǎo)電區(qū)段與所述柵極結(jié)構(gòu)直接電接觸。

在上述半導(dǎo)體器件中，其中，所述第三導(dǎo)電區(qū)段與所述第一導(dǎo)電區(qū)段直接電接觸。

在上述半導(dǎo)體器件中，其中，所述半導(dǎo)體器件進(jìn)一步包括：第一介電層，位于所述下部導(dǎo)電層上方，所述第一介電層包括位于所述第一導(dǎo)電區(qū)段上方的第一開口和位于所述第二導(dǎo)電區(qū)段上方的第二開口，其中，所述第三導(dǎo)電區(qū)段布置在所述第一開口和所述第二開口中，并且所述第一開口中的所述第三導(dǎo)電區(qū)段在所述第一開口的底部處電連接至所述第一導(dǎo)電區(qū)段。

在上述半導(dǎo)體器件中，其中，所述半導(dǎo)體器件進(jìn)一步包括：第一介電層，位于所述下部導(dǎo)電層上方，所述第一介電層包括位于所述第一導(dǎo)電區(qū)段上方的第一開口和位于所述第二導(dǎo)電區(qū)段上方的第二開口，其中，所述第三導(dǎo)電區(qū)段布置在所述第一開口和所述第二開口中，并且所述第一開口中的所述第三導(dǎo)電區(qū)段在所述第一開口的底部處電連接至所述第一導(dǎo)電區(qū)段，所述半導(dǎo)體器件進(jìn)一步包括：第二介電層，位于所述第二開口的底部處，以使所述第二開口中的所述第三導(dǎo)電區(qū)段與所述第二導(dǎo)電區(qū)段電隔離，其中，所述第二介電層覆蓋所述第二開口中的所述第三導(dǎo)電區(qū)段的側(cè)壁。

在上述半導(dǎo)體器件中，其中，所述半導(dǎo)體器件進(jìn)一步包括：第一介電層，位于所述下部導(dǎo)電層上方，所述第一介電層包括位于所述第一導(dǎo)電區(qū)段上方的第一開口和位于所述第二導(dǎo)電區(qū)段上方的第二開口，其中，所述第三導(dǎo)電區(qū)段布置在所述第一開口和所述第二開口中，并且所述第一開口中的所述第三導(dǎo)電區(qū)段在所述第一開口的底部處電連接至所述第一導(dǎo)電區(qū)段，所述半導(dǎo)體器件進(jìn)一步包括：第二介電層，位于所述第二開口的底部處，以使所述第二開口中的所述第三導(dǎo)電區(qū)段與所述第二導(dǎo)電區(qū)段電隔離，其中，所述第二介電層不覆蓋所述第二開口中的所述第三導(dǎo)電區(qū)段的側(cè)壁。

在上述半導(dǎo)體器件中，其中，所述半導(dǎo)體器件進(jìn)一步包括：多個(gè)金屬層和多個(gè)通孔層，交替地布置在所述上部導(dǎo)電層上方，其中，所述多個(gè)通孔層中的最下通孔層與所述上部導(dǎo)電層直接電接觸。

在上述半導(dǎo)體器件中，其中，所述下部導(dǎo)電層進(jìn)一步包括：第四導(dǎo)電區(qū)段，與所述第一導(dǎo)電區(qū)段和所述第二導(dǎo)電區(qū)段間隔開，所述第三導(dǎo)電區(qū)段包括：第一部分，與所述第一導(dǎo)電區(qū)段重疊并且電連接至所述第一導(dǎo)電區(qū)段，第二部分，與所述第二導(dǎo)電區(qū)段重疊并且與所述第二導(dǎo)電區(qū)段電隔 離，和第三部分，與所述第四導(dǎo)電區(qū)段重疊并且電連接至所述第四導(dǎo)電區(qū)段，以及所述第三導(dǎo)電區(qū)段經(jīng)由所述第二部分從所述第一部分連續(xù)地延伸到所述第三部分。

在上述半導(dǎo)體器件中，其中，所述下部導(dǎo)電層進(jìn)一步包括：第四導(dǎo)電區(qū)段，與所述第一導(dǎo)電區(qū)段和所述第二導(dǎo)電區(qū)段間隔開，所述上部導(dǎo)電層進(jìn)一步包括：第五導(dǎo)電區(qū)段，與所述第三導(dǎo)電區(qū)段間隔開，所述第五導(dǎo)電區(qū)段與所述第四導(dǎo)電區(qū)段重疊并且電連接至所述第四導(dǎo)電區(qū)段，所述第三導(dǎo)電區(qū)段包括：第一部分，與所述第一導(dǎo)電區(qū)段重疊并且電連接至所述第一導(dǎo)電區(qū)段，和第二部分，與所述第二導(dǎo)電區(qū)段重疊并且與所述第二導(dǎo)電區(qū)段電隔離，以及所述半導(dǎo)體器件進(jìn)一步包括：至少一個(gè)通孔層，位于所述上部導(dǎo)電層上方并且電連接至所述上部導(dǎo)電層，和至少一個(gè)金屬層，位于所述至少一個(gè)通孔層上方并且電連接至所述至少一個(gè)通孔層，所述至少一個(gè)金屬層和所述至少一個(gè)通孔層電連接所述上部導(dǎo)電層的所述第三導(dǎo)電區(qū)段和所述第五導(dǎo)電區(qū)段。

根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件的布局，所述布局包括：有源區(qū)；金屬零層，包括：下部金屬層，位于所述有源區(qū)上方，和上部金屬層，位于所述下部金屬層上方；以及介電層，插入在所述金屬零層的第一區(qū)域中的所述下部金屬層和所述上部金屬層之間，其中，在所述金屬零層的第二區(qū)域中的所述下部金屬層和所述上部金屬層之間不存在所述介電層。

在上述布局中，其中，所述布局進(jìn)一步包括柵極結(jié)構(gòu)，位于所述有源區(qū)上方，其中，所述上部金屬層位于所述柵極結(jié)構(gòu)上方。

在上述布局中，其中，所述上部金屬層包括：金屬區(qū)段，從所述金屬零層的所述第一區(qū)域連續(xù)延伸到所述第二區(qū)域。

在上述布局中，其中，所述上部金屬層包括：金屬區(qū)段，從所述金屬零層的所述第一區(qū)域連續(xù)延伸到所述第二區(qū)域，其中，所述金屬區(qū)段具有選自由L形、Z形和T形構(gòu)成的組中的形狀。

在上述布局中，其中，所述上部金屬層包括：金屬區(qū)段，從所述金屬零層的所述第一區(qū)域連續(xù)延伸到所述第二區(qū)域，其中，在所述金屬零層的 第三區(qū)域中的所述下部金屬層和所述上部金屬層之間不存在所述介電層，以及所述金屬區(qū)段經(jīng)由所述金屬零層的所述第一區(qū)域從所述第三區(qū)域連續(xù)延伸到所述第二區(qū)域。

在上述布局中，其中，所述上部金屬層包括：金屬區(qū)段，從所述金屬零層的所述第一區(qū)域連續(xù)延伸到所述第二區(qū)域，其中，所述布局進(jìn)一步包括：至少一個(gè)金屬層和至少一個(gè)通孔層，布置在所述金屬零層上方，其中，在所述金屬零層的第三區(qū)域中的所述下部金屬層和所述上部金屬層之間不存在所述介電層，所述上部金屬層包括：又一金屬區(qū)段，位于所述第三區(qū)域中并且與所述第一區(qū)域和所述第二區(qū)域中的所述金屬區(qū)段間隔開，以及所述至少一個(gè)金屬層和所述至少一個(gè)通孔層電連接所述第一區(qū)域中的所述金屬區(qū)段和所述第三區(qū)域中的所述又一金屬區(qū)段。

根據(jù)本發(fā)明的又一方面，提供了一種制造半導(dǎo)體器件的方法，所述方法包括：在襯底的有源區(qū)上方形成柵極結(jié)構(gòu)；在所述有源區(qū)上方形成下部導(dǎo)電層，所述下部導(dǎo)電層與所述柵極結(jié)構(gòu)至少部分地共高度；在所述下部導(dǎo)電層的第一區(qū)域上方形成第一介電層，同時(shí)暴露所述下部導(dǎo)電層的第二區(qū)域；以及在所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū)域上方形成上部導(dǎo)電層，其中，所述上部導(dǎo)電層與所述第二區(qū)域中的所述下部導(dǎo)電層直接電接觸。

在上述方法中，其中，所述方法進(jìn)一步包括：在所述下部導(dǎo)電層上方形成第二介電層；以及去除所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū)域上方的所述第二介電層的部分，以暴露所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū)域，其中，形成所述第一介電層包括：在所述第二介電層的剩余部分上方以及在由所述第二介電層的被去除部分暴露的所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū)域上方沉積介電材料，以及去除所述下部導(dǎo)電層的所述第二區(qū)域上方的所述介電材料，以暴露所述下部導(dǎo)電層的所述第二區(qū)域，同時(shí)保留位于所述下部導(dǎo)電層的所述第一區(qū)域上方的所述介電材料。

在上述方法中，其中，所述方法進(jìn)一步包括：在所述下部導(dǎo)電層上方形成第二介電層；以及去除所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū) 域上方的所述第二介電層的部分，以暴露所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū)域，其中，形成所述第一介電層包括：在所述第二介電層的剩余部分上方以及在由所述第二介電層的被去除部分暴露的所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū)域上方沉積介電材料，以及去除所述下部導(dǎo)電層的所述第二區(qū)域上方的所述介電材料，以暴露所述下部導(dǎo)電層的所述第二區(qū)域，同時(shí)保留位于所述下部導(dǎo)電層的所述第一區(qū)域上方的所述介電材料，其中，形成所述上部導(dǎo)電層包括：在所述介電材料的剩余部分上方以及在由所述介電材料的被去除部分暴露的所述下部導(dǎo)電層的所述第二區(qū)域上方沉積導(dǎo)電材料，以及去除所述介電材料的所述剩余部分上方的所述導(dǎo)電材料，并且留下位于所述下部導(dǎo)電層的所述第一區(qū)域和所述第二區(qū)域上方的所述導(dǎo)電材料。

在上述方法中，其中，形成所述第一介電層包括：在所述第一區(qū)域但不在所述第二區(qū)域中的所述下部導(dǎo)電層上方形成絕緣部分，在所述絕緣部分上方形成第二介電層，以及去除所述第一區(qū)域和所述第二區(qū)域上方的所述第二介電層的部分，以暴露所述下部導(dǎo)電層的所述第二區(qū)域和所述絕緣部分，以及形成所述上部導(dǎo)電層包括：在所述第二介電層的剩余部分上方、在所述下部導(dǎo)電層的暴露的第二區(qū)域上方、以及在暴露的絕緣部分上方沉積導(dǎo)電材料，以及去除所述第二介電層的所述剩余部分上方的所述導(dǎo)電材料，并且留下位于所述下部導(dǎo)電層的所述暴露的第二區(qū)域上方和所述暴露的絕緣部分上方的所述導(dǎo)電材料。

附圖說(shuō)明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)說(shuō)明最好地理解本公開的多個(gè)方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，多種部件不按比例繪制。實(shí)際上，為了論述清楚起見，多種部件的尺寸可以被任意地增大或減小。

圖1是根據(jù)一些實(shí)施例的半導(dǎo)體器件的示意性截面圖。

圖2是根據(jù)一些實(shí)施例的半導(dǎo)體器件的布局。

圖3是根據(jù)一些實(shí)施例的半導(dǎo)體器件的布局。

圖4是根據(jù)一些實(shí)施例的制造半導(dǎo)體器件的方法的流程圖。

圖5A至圖5D是根據(jù)一些實(shí)施例的處于多個(gè)制造階段的半導(dǎo)體器件的示意性截面圖。

圖6A至圖6D是根據(jù)一些實(shí)施例的處于多個(gè)制造階段的半導(dǎo)體器件的示意性截面圖。

具體實(shí)施方式

以下公開提供用于實(shí)現(xiàn)所提供主題的不同特征的很多不同實(shí)施例或?qū)嵗Ｒ韵旅枋鼋M件和布置的具體實(shí)例，以簡(jiǎn)化本公開。當(dāng)然，這些僅是實(shí)例，并且不旨在限制。例如，以下描述中的第一部件在第二部件上方或上形成可以包括第一和第二部件直接接觸形成的實(shí)施例，并且還可以包括可以在第一和第二部件之間形成附加部件，使得第一和第二特征可以不直接接觸的實(shí)施例。另外，本公開可以在各個(gè)實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字母。該重復(fù)用于簡(jiǎn)單和清楚的目的，并且其本身不指示所論述的多種實(shí)施例和/或配置之間的關(guān)系。

而且，當(dāng)?shù)谝辉幻枋鰹椤斑B接”或“耦合”至第二元件時(shí)，這樣的描述包括第一和第二元件相互直接連接或耦合的實(shí)施例，并且還包括第一和第二元件通過(guò)它們之間的一個(gè)或多個(gè)中間元件相互間接連接或耦合的實(shí)施例。

諸如IC的半導(dǎo)體器件包括在襯底上方形成的多種元件。多個(gè)金屬層和通孔層交替形成在襯底上方，以相互電連接半導(dǎo)體器件的元件。在一些其他方法中，金屬層中的最下金屬層限定至半導(dǎo)體器件的元件的各個(gè)電連接，并且半導(dǎo)體器件的元件之間的電連接在經(jīng)由通孔層連接至最下金屬層的較高金屬層處實(shí)現(xiàn)。在一些實(shí)施例中，半導(dǎo)體器件的元件之間的至少一個(gè)電連接通過(guò)最下金屬層的上部實(shí)現(xiàn)。結(jié)果，在一些實(shí)施例中，與其他方法相比，可以減少制造時(shí)間、制造成本、制造材料、以及半導(dǎo)體器件的尺寸中的一個(gè)或多個(gè)。

圖1是根據(jù)一些實(shí)施例的半導(dǎo)體器件100的示意性截面圖。半導(dǎo)體器件100包括半導(dǎo)體襯底110以及多個(gè)元件。圖1中示出示例性元件120。

半導(dǎo)體襯底110包括但不限于體硅、半導(dǎo)體晶圓、絕緣體上硅(SOI) 襯底、或者硅鍺襯底。包括III族、IV族以及V族元素的其他半導(dǎo)體材料在多種實(shí)施例的范圍內(nèi)。

半導(dǎo)體器件100的元件包括有源元件和/或無(wú)源元件。有源元件的實(shí)例包括但不限于晶體管和二極管。晶體管的實(shí)例包括但不限于金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管、雙極結(jié)型晶體管(BJT)、高壓晶體管、高頻晶體管、p溝道和/或n溝道場(chǎng)效應(yīng)晶體管(PFET/NFET)等、FinFET、以及具有凸起源極/漏極的平面MOS晶體管。無(wú)源元件的實(shí)例包括但不限于電容器、電感器、熔絲和電阻器。在圖1中所示的示例性結(jié)構(gòu)中，元件120是晶體管。

晶體管120包括位于襯底110上方的有源區(qū)113以及位于有源區(qū)113上方的柵極結(jié)構(gòu)114。有源區(qū)113通過(guò)也形成在襯底110上方的一個(gè)或多個(gè)隔離結(jié)構(gòu)115與半導(dǎo)體器件100的其他元件隔離。有源區(qū)113在此稱為氧化物限定(OD)區(qū)或者圖案，并且在附圖中通過(guò)標(biāo)記“OD”示意性地示出。有源區(qū)113是摻雜區(qū)，并且包括源極區(qū)122、漏極區(qū)123、以及位于源極區(qū)122和漏極區(qū)123之間的溝道區(qū)124。有源區(qū)113的材料的實(shí)例包括但不限于摻雜有多種類型的p-摻雜物和/或n-摻雜物的半導(dǎo)體材料。

柵極結(jié)構(gòu)114位于溝道區(qū)124上方。柵極結(jié)構(gòu)114在此稱為多晶硅(PO)圖案，并且在附圖中通過(guò)標(biāo)記“PO”示意性地示出。柵極結(jié)構(gòu)114的材料的實(shí)例包括但不限于金屬和多晶硅。源極區(qū)122、漏極區(qū)123、溝道區(qū)124和柵極結(jié)構(gòu)114一起限定晶體管120。在至少一個(gè)實(shí)施例中，間隔件126、127形成在柵極結(jié)構(gòu)114的相對(duì)兩側(cè)上。介電層128位于晶體管120和間隔件126、127上方。

在晶體管120上方形成導(dǎo)電圖案，以提供至晶體管120的電連接。在圖1中的示例性結(jié)構(gòu)中，導(dǎo)電區(qū)段132、133、142、143和144形成在介電層128中，以提供至柵極結(jié)構(gòu)114、源極區(qū)122和漏極區(qū)123的電連接。導(dǎo)電區(qū)段132、133位于相應(yīng)源極區(qū)122和漏極區(qū)123上方并且電連接至相應(yīng)源極區(qū)122和漏極區(qū)123，并且屬于在此稱為MD1層或圖案的下部導(dǎo)電層。MD1層是氧化物上金屬零層，并且在附圖中通過(guò)標(biāo)記“MD1”示意性地示出。導(dǎo)電區(qū)段142、143形成在相應(yīng)導(dǎo)電區(qū)段132、133上方并且電連 接至相應(yīng)導(dǎo)電區(qū)段132、133，并且屬于在此稱為MD2層或圖案的上部導(dǎo)電層。MD2層也是氧化物上金屬零層，并且在附圖中通過(guò)標(biāo)記“MD2”示意性地示出。在至少一個(gè)實(shí)施例中，導(dǎo)電區(qū)段142、143的至少一個(gè)與相應(yīng)導(dǎo)電區(qū)段132或133直接電接觸。

導(dǎo)電區(qū)段144形成在柵極結(jié)構(gòu)114上方并且電連接至柵極結(jié)構(gòu)114。導(dǎo)電區(qū)段144在此稱為多晶硅上金屬零(MP)層或者圖案，并且在附圖中通過(guò)標(biāo)記“MP”示意性地示出。在至少一個(gè)實(shí)施例中，導(dǎo)電區(qū)段144與柵極結(jié)構(gòu)114直接電接觸。

MP、MD1和MD2層包括導(dǎo)電材料，并且屬于位于形成在襯底110上方的元件之上的第一(即，最下)導(dǎo)電材料層。在至少一個(gè)實(shí)施例中，MP、MD1和MD2層包括金屬，并且屬于在此稱為“M0層”的第一金屬層，即，金屬零(M0)層，其是半導(dǎo)體器件100的最下金屬層。M0層在附圖中通過(guò)標(biāo)記“M0”示意性地示出。在至少一個(gè)實(shí)施例中，M0層在兩個(gè)步驟中形成。例如，在第一步驟中，下部(即，MD1層)形成為與柵極結(jié)構(gòu)114至少部分地共高度(co-elevational)，使得MD1層的至少一部分與柵極結(jié)構(gòu)114的至少一部分處于相同的水平面處。在第二步驟中，上部(即，MD2層和MP層)形成在相應(yīng)MD1層和柵極結(jié)構(gòu)114上方。

介電層158位于介電層128上方。一個(gè)或多個(gè)通孔152、153和154位于介電層158中，以提供至MP和MD2層的電連接，并且然后經(jīng)由相應(yīng)柵極結(jié)構(gòu)114和MD1層連接至晶體管120。例如，通孔152位于介電層158中，以提供至下面的MD2層的導(dǎo)電區(qū)段142的電連接，導(dǎo)電區(qū)段142經(jīng)由MD1層的導(dǎo)電區(qū)段132進(jìn)一步電連接至源極區(qū)122。通孔152、153和154屬于通孔層V0，即，通孔零層，通孔層V0是半導(dǎo)體器件100的最下通孔層。V0層在附圖中通過(guò)標(biāo)記“V0”示意性地示出。在至少一個(gè)實(shí)施例中，通孔152、153和154中的至少一個(gè)與相應(yīng)導(dǎo)電區(qū)段142、143或144直接電接觸。

介電層168位于介電層158上方。一個(gè)或多個(gè)導(dǎo)電區(qū)段162、163和164位于介電層168中，以提供至相應(yīng)通孔152、153和154的電連接。導(dǎo)電區(qū)段162、163和164屬于第二金屬層M1，第二金屬層M1是位于形成 在半導(dǎo)體器件100的襯底110上方的元件之上的第二最下金屬層。M1層在附圖中通過(guò)標(biāo)記“M1”示意性地示出。M0、V0和M1層的描述的配置是實(shí)例。其他配置在多種實(shí)施例的范圍內(nèi)。例如，在一些實(shí)施例中，在半導(dǎo)體器件100的至少一個(gè)區(qū)域中省略MD2層，并且在半導(dǎo)體器件100的該至少一個(gè)區(qū)域中，V0層電連接在M1層和MD1層之間。在一些實(shí)施例中，在半導(dǎo)體器件100的至少一個(gè)區(qū)域中省略MP層，并且在半導(dǎo)體器件100的該至少一個(gè)區(qū)域中，V0層被電連接在M1層和相應(yīng)PO圖案之間。

類似地，介電層178位于介電層168上方。一個(gè)或多個(gè)通孔172、173和174位于介電層178中，以提供至相應(yīng)導(dǎo)電區(qū)段162、163和164的電連接。通孔172、173和174屬于在附圖中通過(guò)標(biāo)記“V1”示意性示出的通孔層V1。

介電層188位于介電層178上方。一個(gè)或多個(gè)導(dǎo)電區(qū)段182、183和184位于介電層188中，以提供至相應(yīng)通孔172、173和174的電連接。導(dǎo)電區(qū)段182、183和184屬于在附圖中通過(guò)標(biāo)記“M2”示意性示出的金屬層M2。

M1和M2層中的至少一個(gè)以及V0和V1層中的至少一個(gè)在半導(dǎo)體器件100的多種元件之間和/或在半導(dǎo)體器件100的一個(gè)或多個(gè)元件和外部電路之間提供電連接。上述結(jié)構(gòu)是示例性配置，并且在多種實(shí)施例中，半導(dǎo)體器件100的元件之間的電連接的其他布置是預(yù)期的。例如，在一個(gè)或多個(gè)實(shí)施例中，在M2層上方形成一個(gè)或多個(gè)金屬層，例如，M3層等。金屬層通過(guò)一個(gè)或多個(gè)通孔層(例如，通孔層V2等)相互連接，每個(gè)通孔層都插入在一對(duì)鄰近金屬層之間。

圖2是根據(jù)一些實(shí)施例的半導(dǎo)體器件200的布局。半導(dǎo)體器件200包括OD圖案202、203、隔離結(jié)構(gòu)205、PO圖案211-216、MP圖案222-225、MD1圖案230-239、MD2圖案242、243、245、247和249、氮化硅去除(SNR)區(qū)251、252和253、非SNR區(qū)254、通孔和/或金屬層262、265、267和269、以及又一MP圖案270、274和278。

OD圖案202、203在半導(dǎo)體器件200的寬度方向(即，圖2的水平方向)上連續(xù)地延伸，并且通過(guò)隔離結(jié)構(gòu)205相互隔離。OD圖案202限定用 于一個(gè)或多個(gè)元件的有源區(qū)，諸如，半導(dǎo)體器件200的n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管。OD圖案203限定用于一個(gè)或多個(gè)元件的有源區(qū)，諸如，半導(dǎo)體器件200的p溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。PO圖案211-216在半導(dǎo)體器件200的高度方向(即，圖2的垂直方向)上連續(xù)地延伸。PO圖案211-216在OD圖案202、203上方并且跨過(guò)隔離結(jié)構(gòu)205延伸。PO圖案211-216限定用于在OD圖案202、203中具有有源區(qū)的一個(gè)或多個(gè)元件的柵極結(jié)構(gòu)。MP圖案222-225形成在相應(yīng)PO圖案212-215上方并且電連接至相應(yīng)PO圖案212-215。

MD1圖案230-239相互間隔開，并且形成在相應(yīng)OD圖案202、203上方并且電連接至相應(yīng)OD圖案202、203。MD1圖案230-239中的每個(gè)都位于一對(duì)鄰近的PO圖案211-216之間。例如，MD1圖案230位于OD圖案203上方并且位于PO圖案211-212之間；MD1圖案231位于OD圖案203上方并且位于PO圖案212-213之間；MD1圖案232位于OD圖案203上方并且位于PO圖案213-214之間；MD1圖案233位于OD圖案203上方并且位于PO圖案214-215之間；MD1圖案234位于OD圖案203上方并且位于PO圖案215-216之間；MD1圖案235位于OD圖案202上方并且位于PO圖案215-216之間；MD1圖案236位于OD圖案202上方并且位于PO圖案214-215之間；MD1圖案237位于OD圖案202上方并且位于PO圖案213-214之間；MD1圖案238位于OD圖案202上方并且位于PO圖案212-213之間；以及MD1圖案239位于OD圖案202上方并且位于PO圖案211-212之間。MD1圖案230、234和238具有位于其上方的相應(yīng)又一MP圖案270、274、以及278，并且經(jīng)由相應(yīng)又一MP圖案270、274和278電連接至其他元件或外部電路。MD1圖案232、233、235、236、237和239具有位于其上方的相應(yīng)MD2圖案242、243、245、243、247和249，并且經(jīng)由相應(yīng)MD2圖案242、243、245、243、247和249電連接至其他元件或外部電路。

MD2圖案242與MD1圖案232重疊并且電連接至MD1圖案232。MD2圖案242經(jīng)由在此共同稱為導(dǎo)電通孔/區(qū)段262的至少一個(gè)通孔和/或至少一個(gè)金屬區(qū)段電連接至MD2圖案243。

MD2圖案243與MD1圖案233重疊并且與MD1圖案233電隔離。MD2圖案243與MD1圖案236重疊并且電連接至MD1圖案236。MD2圖案243從MD1圖案233上方的位置連續(xù)地延伸至MD1圖案236上方的位置。MD2圖案243和導(dǎo)電通孔/區(qū)段262將MD1圖案232電連接至MD1圖案236，同時(shí)在MD1圖案233上方延伸，而不電連接至MD1圖案233。

MD2圖案245、247和249與相應(yīng)MD1圖案235、237和239重疊并且電連接至相應(yīng)MD1圖案235、237和239。MD2圖案245、247和249經(jīng)由相應(yīng)通孔265、267和269電連接至其他元件或外部電路。通孔265、267和269屬于在附圖中通過(guò)標(biāo)記“VIA”示意性地示出的V0層。為了簡(jiǎn)單起見，在圖2中還將導(dǎo)電通孔/區(qū)段262示出為屬于V0層。在一些實(shí)施例中，導(dǎo)電通孔/區(qū)段262包括M1層或以上和/或V1層或以上中的至少一部分。半導(dǎo)體器件200的所描述配置是實(shí)例。其他配置在多種實(shí)施例的范圍內(nèi)。

圖2中示出半導(dǎo)體器件200的區(qū)域A、B和C的部分示意性截面圖。在SNR區(qū)251、252和253中，在MD1層和MD2層之間不存在介電層。結(jié)果，如在此描述和在區(qū)域B和C的示意性截面圖中所示出的，在SNR區(qū)251、252和253中形成的MD1圖案232、233、235、236、237和239電連接至相應(yīng)MD2圖案242、243、245、243、247和249。SNR區(qū)252和253將非SNR區(qū)254夾在中間。在非SNR區(qū)254中，如在區(qū)域A的示意性截面圖中所示，在MD1層和MD2層之間插入介電層255。結(jié)果，如在此所描述的，MD2圖案243與下面的MD1圖案233重疊但是不電連接至下面的MD1圖案233。MD2圖案243在區(qū)域A和區(qū)域B之間連續(xù)地延伸，在區(qū)域A中，MD2圖案243與下面的MD1圖案233電隔離，并且在區(qū)域B中，MD2圖案243電連接至下面的MD1圖案236。

在一些實(shí)施例中，半導(dǎo)體器件200的區(qū)域A具有在圖2中的部分示意性截面圖A’中示意性示出的可選配置。在截面圖A中所示的配置中，介電層255覆蓋MD2圖案243的底面和側(cè)面，然而在截面圖A’中，介電層255覆蓋MD2圖案243的底面，而不覆蓋MD2圖案243的側(cè)面。在如圖2中的截面圖A’中示例性示出的至少一個(gè)實(shí)施例中，介電層255橫向延伸超過(guò) MD2圖案243的邊界和/或下面的MD1圖案233的邊界，以確保區(qū)域A中的MD2圖案243和下面的MD1圖案233之間的電隔離。

根據(jù)一些實(shí)施例的半導(dǎo)體器件200包括MD1圖案232和MD1圖案236之間的電連接，經(jīng)由對(duì)應(yīng)于MD1圖案233的區(qū)域A而沒(méi)有至MD1圖案233的短路。這樣的電連接的至少一部分通過(guò)M0層的MD2圖案243在MD2層中實(shí)現(xiàn)。結(jié)果，在至少一個(gè)實(shí)施例中，省略一個(gè)或多個(gè)通孔層(即，V0層及以上)和/或較高金屬層(即，M1層及以上)中的通孔和/或金屬區(qū)段，使得與在高于M0層的一個(gè)或多個(gè)通孔層和/或金屬層中實(shí)現(xiàn)電連接的其他方法相比，可以減少制造時(shí)間、制造成本、制造材料、以及半導(dǎo)體器件200的尺寸中的一個(gè)或多個(gè)。

在至少一個(gè)實(shí)施例中，在MD2層中完全實(shí)現(xiàn)MD1層232和MD1圖案236之間的電連接。結(jié)果，在一些實(shí)施例中，進(jìn)一步減少制造時(shí)間、制造成本、制造材料、和半導(dǎo)體器件200的尺寸中的一個(gè)或多個(gè)。例如，在至少一個(gè)實(shí)施例中，用具有L形并且從區(qū)域B經(jīng)由區(qū)域A連續(xù)地延伸到區(qū)域C的MD2圖案243的一部分代替導(dǎo)電通孔/區(qū)段262。所描述的MD2圖案243的L形是實(shí)例。諸如T形或Z形的其他形狀在多種實(shí)施例的范圍內(nèi)。至少一個(gè)實(shí)施例中的MD2圖案243電連接多于兩個(gè)的下面的MD1圖案和/或在(不電連接至)多于兩個(gè)的下面的MD1圖案上方延伸。其他布置在多種實(shí)施例的范圍內(nèi)。

MD1和MD2層在例如區(qū)域B和區(qū)域C的一些區(qū)域中相互電連接，而在例如區(qū)域A的另一個(gè)區(qū)域中相互電隔離的所描述配置是實(shí)例。其他配置在多種實(shí)施例的范圍內(nèi)。例如，在省略MD2層的一些實(shí)施例中，以類似于關(guān)于區(qū)域A、B和C在此描述的方式，MD1層的上部和下部在一些區(qū)域中相互電連接，但是在另一個(gè)區(qū)域中相互電隔離。在至少一個(gè)實(shí)施例中，當(dāng)省略MD2層時(shí)，還可以實(shí)現(xiàn)通過(guò)存在的MD2層可實(shí)現(xiàn)的一個(gè)或多個(gè)效果。

圖3是根據(jù)一些實(shí)施例的半導(dǎo)體器件300的布局。半導(dǎo)體器件300包括關(guān)于圖2描述的所有元件。半導(dǎo)體器件300進(jìn)一步包括OD圖案302、隔離結(jié)構(gòu)305、306、PO圖案311-316、MP圖案323-324、MD1圖案335-339、MD2圖案343、345、347和349、SNR區(qū)351、以及又一MP圖案378。在 至少一個(gè)實(shí)施例中，OD圖案302、隔離結(jié)構(gòu)305、PO圖案311-316、MP圖案323、324、MD1圖案335-339、MD2圖案343、345、347和349、SNR區(qū)351、以及MP圖案378對(duì)應(yīng)于OD圖案202、隔離結(jié)構(gòu)205、PO圖案211-216、MP圖案223-324、MD1圖案235-339、MD2圖案243、245、247和249、SNR區(qū)251、以及MP圖案278。OD圖案302、203通過(guò)隔離結(jié)構(gòu)306相互隔離。MD2圖案243延伸到MD2圖案343中，MD2圖案343跨過(guò)MD1圖案233而不電連接至MD1圖案233，從MD1圖案236連續(xù)地和線性地延伸到MD1圖案336。結(jié)果，具有由OD圖案302限定的有源區(qū)的一個(gè)或多個(gè)元件電連接至具有由OD圖案202限定的有源區(qū)的一個(gè)或多個(gè)元件，同時(shí)跨過(guò)MD1圖案233延伸，而不電連接至MD1圖案233。在至少一個(gè)實(shí)施例中，關(guān)于半導(dǎo)體器件200可實(shí)現(xiàn)的一個(gè)或多個(gè)效果還關(guān)于半導(dǎo)體器件300可實(shí)現(xiàn)。

圖4是根據(jù)一些實(shí)施例的制造半導(dǎo)體器件的方法400的流程圖。圖5A至圖5D是根據(jù)一些實(shí)施例的處于多個(gè)制造階段的半導(dǎo)體器件的示意性截面圖。在至少一個(gè)實(shí)施例中，關(guān)于圖5A至圖5D描述的制造階段產(chǎn)生關(guān)于在圖2中示意性示出的截面圖A描述的配置。

在方法400的操作405處，在襯底上方形成柵極結(jié)構(gòu)和下部導(dǎo)電層。例如，如圖5A中所示，在襯底510上形成一個(gè)或多個(gè)柵極結(jié)構(gòu)520(在附圖中通過(guò)標(biāo)記“MG”示意性地示出)。在至少一個(gè)實(shí)施例中，襯底510包括硅襯底。在至少一個(gè)實(shí)施例中，襯底510包括硅鍺(SiGe)、砷化鎵、或其他合適的半導(dǎo)體材料。在至少一個(gè)實(shí)施例中，在襯底510中形成淺溝槽隔離(STI)區(qū)505，用于隔離襯底510中的有源區(qū)502、503。STI區(qū)505的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅、摻氟硅酸鹽、和/或任何其他低k介電材料。在一些實(shí)施例中，襯底510進(jìn)一步包括一個(gè)或多個(gè)其他部件，諸如，多種摻雜區(qū)、掩埋層、和/或外延(epi)層。在一些實(shí)施例中，襯底510包括絕緣體上半導(dǎo)體，諸如，絕緣體上硅(SOI)。在一些實(shí)施例中，襯底510包括摻雜外延層、梯度半導(dǎo)體層、和/或疊加在不同類型的另一個(gè)半導(dǎo)體層上的半導(dǎo)體層，諸如，硅鍺層上硅層。

在一些實(shí)施例中，在襯底510上方形成的柵極結(jié)構(gòu)520包括位于襯底 510上方的柵極電介質(zhì)。柵極電介質(zhì)的示例性材料包括但不限于高k介電層、界面層、和/或其組合。用于高k介電層的示例性材料包括但不限于氮化硅、氮氧化硅、二氧化鉿(HfO₂)、氧化硅鉿(HfSiO)、氮氧化硅鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬硅酸鹽、過(guò)渡金屬氧化物、過(guò)渡金屬氮化物、過(guò)渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鋯-氧化鋁(HfO₂-Al₂O₃)合金、其他合適高k介電材料、和/或其組合。高k介電層的厚度在例如約至約的范圍內(nèi)。在一些實(shí)施例中，通過(guò)原子層沉積(ALD)或其他合適技術(shù)，在襯底510上方形成柵極電介質(zhì)。

柵極結(jié)構(gòu)520進(jìn)一步包括在柵極電介質(zhì)上方形成的柵電極。柵電極的厚度例如在從約至約的范圍內(nèi)。柵電極由多晶硅或金屬形成。在一個(gè)或多個(gè)實(shí)施例中，柵電極包括Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、和/或其他合適導(dǎo)電材料。在一些實(shí)施例中，通過(guò)化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD或?yàn)R射)、鍍、原子層沉積(ALD)、和/或其他合適的工藝形成柵電極。

在一個(gè)或多個(gè)實(shí)施例中，在每個(gè)柵極結(jié)構(gòu)520上方形成硬掩模521。硬掩模521包括氮化硅、氮氧化硅、碳化硅或其他合適的材料。在至少一個(gè)實(shí)施例中，硬掩模521通過(guò)沉積工藝或任何合適的方法形成，并且被用作掩模以圖案化柵極結(jié)構(gòu)520。

在柵極結(jié)構(gòu)520的側(cè)壁上形成間隔件530。間隔件530包括例如介電層。在一個(gè)或多個(gè)實(shí)施例中，間隔件530由氮化硅形成。間隔件530的另一個(gè)實(shí)例包括氮氧化物。在另一個(gè)實(shí)例中，間隔件530是碳化硅。在一些實(shí)施例中，間隔件530包含雜質(zhì)，諸如，硼、碳、氟、或其組合。在一些實(shí)施例中，通過(guò)合適的方法形成間隔件530。首先，例如通過(guò)等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、低壓化學(xué)汽相沉積(LPCVD)、次大氣壓化學(xué)汽相沉積(SACVD)、原子層沉積(ALD)等，在柵極結(jié)構(gòu)520和襯底510上方沉積用于間隔件530的層。用于間隔件530的層被形成為具有合適厚度，例如，在約至約的范圍內(nèi)。而且，用于間隔件530的 沉積層被圖案化，以形成接觸或鄰近柵極結(jié)構(gòu)520的側(cè)壁的間隔件530。在至少一個(gè)實(shí)施例中，通過(guò)諸如濕蝕刻工藝、干蝕刻工藝、或其組合的合適的技術(shù)執(zhí)行圖案化。在一個(gè)或多個(gè)實(shí)施例中，通過(guò)各向異性干蝕刻工藝進(jìn)行形成間隔件530的圖案化。

在間隔件530之前形成柵極結(jié)構(gòu)520的以上說(shuō)明被稱為先柵極工藝。在可選的后柵極工藝中，執(zhí)行先柵極處理的相同或類似步驟，以形成例如偽多晶硅的偽柵極以及間隔件530。此后用合適的金屬或?qū)щ姴牧咸鎿Q偽柵極，以獲得柵極結(jié)構(gòu)520。

而且，通過(guò)使用柵極結(jié)構(gòu)520和間隔件530作為掩模，在襯底510的有源區(qū)中形成源極和漏極區(qū)。從而，有源區(qū)包括柵極結(jié)構(gòu)520和鄰近柵極結(jié)構(gòu)520的源極區(qū)和漏極區(qū)。例如，通過(guò)離子注入或擴(kuò)散工藝，執(zhí)行源極/漏極區(qū)的形成。根據(jù)半導(dǎo)體器件的類型，用諸如硼或BF₂的p型摻雜物、諸如磷或砷的n-型摻雜物、和/或其組合摻雜源極/漏極區(qū)。在一些實(shí)施例中，在形成間隔件530之前，通過(guò)諸如離子注入工藝的一個(gè)或多個(gè)注入工藝，在襯底210中形成輕摻雜源極/漏極(LDD)區(qū)。

在襯底510上方形成層間介電(ILD)層540。ILD層540在此還被稱為ILD0層。ILD層540的示例性材料包括但不限于SiNx、SiOx、SiON、SiC、SiBN、SiCBN、或其組合。在至少一個(gè)實(shí)施例中，使用高密度等離子體(HDP)形成ILD層540，但是在多種實(shí)施例中可以使用其他方法，諸如，次大氣壓化學(xué)汽相沉積(SACVD)、低壓化學(xué)汽相沉積(LPCVD)、ALD、等離子體增強(qiáng)ALD(PEALD)、等離子體增強(qiáng)CVD(PECVD)、單層沉積(MLD)、等離子體脈沖CVD(PICVD)、旋涂等。

執(zhí)行平坦化工藝，以去除ILD層540，從而暴露硬掩模521。平坦化工藝包括例如化學(xué)機(jī)械拋光(CMP)工藝。在一些實(shí)施例中，通過(guò)平坦化工藝或另一個(gè)蝕刻和/或CMP工藝去除硬掩模521，以暴露下面的柵極結(jié)構(gòu)520。在一些實(shí)施例中，如在此描述的后柵極工藝中，柵極結(jié)構(gòu)520被去除并且用金屬柵極替換。

在此被稱為ILD1層的又一ILD層形成在平坦化的ILD層540上方。在一些實(shí)施例中，在ILD1層上方形成硬掩模層。通過(guò)蝕刻工藝，在ILD1 層和ILD層540中形成接觸開口，以暴露源極/漏極區(qū)和/或柵極結(jié)構(gòu)。形成導(dǎo)電材料以填充接觸開口，從而獲得MD1層的導(dǎo)電區(qū)段550、551、552、554。在圖5A中所示的示例性配置中，半導(dǎo)體區(qū)段551至少部分地延伸到STI區(qū)505中，然而導(dǎo)電區(qū)段550、552、554與相應(yīng)暴露的源極/漏極區(qū)進(jìn)行電連接。

根據(jù)一個(gè)或多個(gè)實(shí)施例，在形成MD1層的導(dǎo)電區(qū)段550、551、552、554之前，執(zhí)行硅化(例如，自對(duì)準(zhǔn)硅化)工藝或合適的方法，以給源極/漏極區(qū)的頂面提供硅化物區(qū)555作為接觸部件。例如，在暴露的源極/漏極區(qū)上方毯狀沉積金屬層，并且然后執(zhí)行退火步驟，以在源極/漏極區(qū)上形成金屬硅化物層。隨后例如通過(guò)濕化學(xué)蝕刻去除未反應(yīng)金屬。

執(zhí)行平坦化工藝，以平坦化MD1層。在平坦化的MD1層上方形成接觸蝕刻停止層(CESL)560。CESL層560的示例性材料包括但不限于SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或其組合。在此被稱為ILD2層的又一ILD層562形成在CESL層560上方。如圖5A中所示，獲得所得到的結(jié)構(gòu)500A。符號(hào)509示意性地示出所描述的結(jié)構(gòu)布置在多種區(qū)域中，多種區(qū)域在一個(gè)或多個(gè)實(shí)施例是不連續(xù)的。

在方法400的操作415處，在下部導(dǎo)電層的第一區(qū)域上方形成介電層，同時(shí)暴露下部導(dǎo)電層的第二區(qū)域。例如，如圖5B中所示，在ILD層562和CESL層560中蝕刻開口563、564，以相應(yīng)的下面的暴露MD1層的導(dǎo)電區(qū)段550、552。如圖5B中所示，獲得所得到的結(jié)構(gòu)500B。

如圖5C中所示，介電層570毯狀沉積在襯底510上方，以用作開口563、564的側(cè)壁和底部的內(nèi)襯。在一些實(shí)施例中，通過(guò)ALD工藝沉積介電層570。介電層570的示例性材料包括但不限于氮化硅。例如通過(guò)在蝕刻工藝之后的光刻工藝從開口563的底部選擇性地去除介電層570，以暴露下面的導(dǎo)電區(qū)段550。介電層570保留在開口564的底部上方，以不暴露下面的導(dǎo)電區(qū)段552。如圖5C中所示，獲得所得到的結(jié)構(gòu)500C。

在方法400的操作425處，在下部導(dǎo)電層的第一和第二區(qū)域上方形成上部導(dǎo)電層，以與第二區(qū)域中的下部導(dǎo)電層直接電接觸。例如，如圖5D中所示，形成導(dǎo)電材料以填充開口563、564，并且然后平坦化導(dǎo)電材料， 以獲得MD2層的相應(yīng)導(dǎo)電區(qū)段573、574。在一些實(shí)施例中，如在此關(guān)于圖2至圖3中的MD2圖案243、343所描述的，導(dǎo)電區(qū)段573、574相互連續(xù)。MD2層的導(dǎo)電區(qū)段574通過(guò)留在開口564的底部處的介電層570的一部分，與下面的MD1層的導(dǎo)電區(qū)段552電隔離。在至少一個(gè)實(shí)施例中，通過(guò)介電層570的一部分的MD2層的導(dǎo)電區(qū)段574和下面的MD1層的導(dǎo)電區(qū)段552之間的電隔離對(duì)應(yīng)于圖2中示例性地示出的配置A。MD2層的導(dǎo)電區(qū)段573與下面的MD1層的導(dǎo)電區(qū)段550直接電接觸，這是因?yàn)樵陂_口563的底部處不存在介電層570。在至少一個(gè)實(shí)施例中，MD2層的導(dǎo)電區(qū)段573和下面的MD1層的導(dǎo)電區(qū)段550之間的電接觸對(duì)應(yīng)于在圖2中示例性示出的配置B或C。在一些實(shí)施例中，MD1層和MD2層包括不同的導(dǎo)電材料。在一些實(shí)施例中，MD1層和MD2層包括相同的導(dǎo)電材料。在一些實(shí)施例中，MD1層和MD2層中的至少一個(gè)的形成包括：在相應(yīng)開口中填充相應(yīng)導(dǎo)電材料之前，沉積粘合(或晶種)金屬層。如圖5D中所示，獲得所得到的半導(dǎo)體器件500D。在省略MD2層的一些實(shí)施例中，形成MD1層的上部，以在一些區(qū)域中與MD1層的下部電連接，但是以類似于在此關(guān)于在操作425中形成MD2層所描述的方式，在另一個(gè)區(qū)域中與MD1層的下部電隔離。根據(jù)一些實(shí)施例，在制造方法中可獲得在此關(guān)于圖2至圖3論述的一個(gè)或多個(gè)效果。

圖6A至圖6D是根據(jù)一些實(shí)施例的處于制造方法400的多個(gè)制造階段的半導(dǎo)體器件的示意性截面圖。在至少一個(gè)實(shí)施例中，關(guān)于圖6A至圖6D描述的制造階段產(chǎn)生關(guān)于在圖2中示意性地示出的截面圖A’描述的配置。

在方法400的操作405處，在襯底上方形成柵極結(jié)構(gòu)和下部導(dǎo)電層。例如，如圖6A中所示，以類似于關(guān)于圖5A描述的那些的方式，在襯底510上方形成一個(gè)或多個(gè)柵極結(jié)構(gòu)520、以及硬掩模521、間隔件530、ILD層540、導(dǎo)電區(qū)段550、551、552、554和CESL層560。

在方法400的操作415處，在下部導(dǎo)電層的第一區(qū)域上方形成介電層，同時(shí)暴露下部導(dǎo)電層的第二區(qū)域。例如，如圖6A中所示，在CESL層560上方沉積介電層680。在一些實(shí)施例中，通過(guò)ALD工藝沉積介電層680。介電層680的示例性材料包括但不限于氮化硅、氧化物、Al₂O_x、以及其他 合適的電隔離材料。如圖6A中所示，獲得所得到的結(jié)構(gòu)600A。

如圖6B中所示，例如通過(guò)蝕刻工藝之后光刻工藝，選擇性地去除介電層680，以將介電層680的絕緣部分683留在導(dǎo)電區(qū)段552上方，該導(dǎo)電區(qū)段552與在此關(guān)于圖2中示例性示出的配置A’描述的上面的導(dǎo)電區(qū)段電隔離。在所獲得的結(jié)構(gòu)(包括隔離部分683)上方形成ILD層562。如圖6B中所示，獲得所得到的結(jié)構(gòu)600B。

如圖6C中所示，在ILD層562和CESL層560中蝕刻開口563，以暴露相應(yīng)的下面的MD1層的導(dǎo)電區(qū)段550，并且在ILD層562中蝕刻開口664，以暴露絕緣部分683。如圖6C中所示，獲得所得到的結(jié)構(gòu)600C。

在方法400的操作425處，在下部導(dǎo)電層的第一和第二區(qū)域上方形成上部導(dǎo)電層，以與第二區(qū)域中的下部導(dǎo)電層直接電接觸。例如，如圖6D中所示，形成導(dǎo)電材料以填充開口563、664，并且然后平坦化導(dǎo)電材料以獲得MD2層的相應(yīng)導(dǎo)電區(qū)段573、674。在一些實(shí)施例中，如在此關(guān)于圖2至圖3中的MD2圖案243、343所描述的，導(dǎo)電區(qū)段573、674相互連續(xù)。MD2層的導(dǎo)電區(qū)段674通過(guò)絕緣部分683與下面的MD1層的導(dǎo)電區(qū)段552電隔離。在至少一個(gè)實(shí)施例中，通過(guò)絕緣部分683的MD2層的導(dǎo)電區(qū)段674和下面的MD1層的導(dǎo)電區(qū)段552之間的電隔離對(duì)應(yīng)于圖2中示意性地示出的配置A’。如圖6D中所示，獲得所得到的半導(dǎo)體器件600D。根據(jù)一些實(shí)施例，在制造方法中可獲得在此關(guān)于圖2至圖3論述的一個(gè)或多個(gè)效果。

以上方法包括示例性操作，但是在一些實(shí)施例中，操作不按照所示順序執(zhí)行。根據(jù)本發(fā)明的實(shí)施例的精神和范圍，當(dāng)合適時(shí)，可以添加、替換、改變順序、和/或刪除操作。結(jié)合不同特征和/或不同實(shí)施例的實(shí)施例在本發(fā)明的范圍內(nèi)，并且在回顧本發(fā)明之后，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)將是顯而易見的。

總之，一個(gè)或多個(gè)實(shí)施例實(shí)現(xiàn)在為M0層的上部的MD2層中的半導(dǎo)體器件的元件之間的電連接的至少一部分。在MD2層中實(shí)現(xiàn)的電連接的部分覆蓋下面的MD1層的部分，并且與下面的MD1層的部分電隔離，MD1層是M0層的下部。結(jié)果，在一些實(shí)施例中，與其他方法相比，減少了制造 時(shí)間、制造成本、制造材料、和半導(dǎo)體器件的尺寸中的一個(gè)或多個(gè)。

在一些實(shí)施例中，半導(dǎo)體器件包括：具有有源區(qū)的襯底、位于有源區(qū)上方的柵極結(jié)構(gòu)、位于有源區(qū)上方并且電連接至有源區(qū)的下部導(dǎo)電層、以及位于下部導(dǎo)電層上方并且電連接至下部導(dǎo)電層的上部導(dǎo)電層。下部導(dǎo)電層與柵極結(jié)構(gòu)至少部分地共高度。下部導(dǎo)電層包括相互間隔開的第一和第二導(dǎo)電區(qū)段。上部導(dǎo)電層包括與第一和第二導(dǎo)電區(qū)段重疊的第三導(dǎo)電區(qū)段。第三導(dǎo)電區(qū)段電連接至第一導(dǎo)電區(qū)段，并且與第二導(dǎo)電區(qū)段電隔離。

在一些實(shí)施例中，半導(dǎo)體器件的布局包括有源區(qū)、金屬零層、以及介電層。金屬零層包括位于有源區(qū)上方的下部金屬層、以及位于下部金屬層上方的上部金屬層。介電層插入在金屬零層的第一區(qū)域中的下部金屬層和上部金屬層之間。在金屬零層的第二區(qū)域中的下部金屬層和上部金屬層之間不存在介電層。

在根據(jù)一些實(shí)施例制造半導(dǎo)體器件的方法中，在襯底的有源區(qū)上方形成柵極結(jié)構(gòu)。在有源區(qū)上方形成下部導(dǎo)電層。下部導(dǎo)電層與柵極結(jié)構(gòu)至少部分地共高度。在下部導(dǎo)電層的第一區(qū)域上方形成第一介電層，同時(shí)暴露下部導(dǎo)電層的第二區(qū)域。在下部導(dǎo)電層的第一和第二區(qū)域上方形成上部導(dǎo)電層。上部導(dǎo)電層與第二區(qū)域中的下部導(dǎo)電層直接電接觸。

以上概述了若干實(shí)施例的部件，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的多個(gè)方面。本領(lǐng)域技術(shù)人員應(yīng)該想到，它們可以使用本發(fā)明作為用于設(shè)計(jì)或修改用于實(shí)現(xiàn)與在此描述的相同目的和/或?qū)崿F(xiàn)與在此描述的實(shí)施例的相同優(yōu)點(diǎn)的其他工藝和結(jié)構(gòu)的基礎(chǔ)。本領(lǐng)域的技術(shù)人員也應(yīng)該意識(shí)到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。