本發(fā)明涉及半導體制造技術領域，特別是涉及一種半導體器件的制備方法。

背景技術：

隨著以電子通訊技術為代表的現(xiàn)代高科技產(chǎn)業(yè)的不斷發(fā)展，世界集成電路產(chǎn)業(yè)總產(chǎn)值以每年超過30％的速度發(fā)展，靜態(tài)隨機存儲器(SRAM)作為一種重要的存儲器件被廣泛應用于數(shù)字與通訊電路設計中。SRAM是邏輯電路中一種重要部件，其因為具有功耗小，讀取速度高等優(yōu)點而廣泛應用于數(shù)據(jù)的存儲。

隨著存儲單元的小型化和半導體器件的高集成度的需求，靜態(tài)隨機存儲器的尺寸越來越小，然而，靜態(tài)隨機存儲器中的有源區(qū)的關鍵尺寸、柵極的關鍵尺寸以及接觸孔(contact)的關鍵尺寸受限于制備工藝的影響，很難進一步的減小。所以，需要去除部分柵極側(cè)壁上的側(cè)墻，并制備一多晶硅層，以用于柵極和柵極之間的連接，或用于柵極和有源區(qū)(源極區(qū)和漏極區(qū))之間的連接，以減少連接孔的個數(shù)，從而減小靜態(tài)隨機存儲器的尺寸。

在現(xiàn)有技術中，需要對多晶硅層進行圖形化。參考圖1，在現(xiàn)有的半導體器件的制備中，襯底100上形成有柵極110，所述柵極110上形成有多晶硅層120。然后在多晶硅層120上形成掩膜層130，掩膜層130中具有開口131，然后以掩膜層130為掩膜對多晶硅層120進行圖形化，已將開口131轉(zhuǎn)移到多晶硅層120中。然而，隨著靜態(tài)隨機存儲器的尺寸的減小，開口131的寬度D需要做到30nm左右，現(xiàn)有的光刻制程已經(jīng)很難滿足開口寬度的需要，使得多晶硅層之間的間隔距離無法控制，造成現(xiàn)有的靜態(tài)隨機存儲器中容易出現(xiàn)柵極和多晶硅層之間短路的缺陷。

技術實現(xiàn)要素：

本發(fā)明的目的在于，提供一種半導體器件的制備方法，能夠有效地減少或 避免靜態(tài)隨機存儲器的短路。

為解決上述技術問題，本發(fā)明提供一種半導體器件的制備方法，包括：

提供一襯底，所述襯底上形成有至少一柵極，所述柵極上形成有柵極掩膜層，所述柵極的側(cè)壁形成有柵極側(cè)墻；

在所述襯底、柵極掩膜層和柵極側(cè)墻上制備一多晶硅層；

在所述多晶硅層上形成一犧牲層，所述犧牲層具有平坦的上表面；

在所述犧牲層上形成掩膜圖案，所述掩膜圖案中具有掩膜開口；

在所述掩膜圖案的側(cè)壁形成掩膜圖案側(cè)墻；

去除被所述掩膜開口暴露的所述犧牲層，以在所述犧牲層中形成犧牲層開口；以及

去除被所述犧牲層開口暴露的所述多晶硅層。

進一步的，在所述半導體器件的制備方法中，所述半導體器件的制備方法還包括：

去除所述掩膜圖案；

去除掩膜圖案側(cè)墻；

去除被所述多晶硅圖案暴露的所述柵極掩膜層；

去除所述犧牲層。

進一步的，在所述半導體器件的制備方法中，所述掩膜圖案包括第一掩膜圖案以及位于所述第一掩膜圖案上的第二掩膜圖案。

進一步的，在所述半導體器件的制備方法中，所述第一掩膜圖案的材料為氮化物，所述第二掩膜圖案的材料為氧化物。

進一步的，在所述半導體器件的制備方法中，所述犧牲層的材料和所述第二掩膜圖案的材料相同，去除被所述掩膜開口暴露的所述犧牲層的同時，去除所述第二掩膜圖案。

進一步的，在所述半導體器件的制備方法中，所述第一掩膜圖案、掩膜圖案側(cè)墻的材料和所述柵極掩膜層的材料相同，去除被所述犧牲層開口暴露的所述多晶硅層的步驟之后，還包括：

同時去除第一掩膜圖案、掩膜圖案側(cè)墻以及被所述多晶硅圖案暴露的所述柵極掩膜層；

去除所述犧牲層。

進一步的，在所述半導體器件的制備方法中，所述柵極側(cè)墻的材料為氧化物，所述柵極側(cè)墻采用高溫化學氣相沉積工藝制備。

進一步的，在所述半導體器件的制備方法中，所述犧牲層的材料和所述柵極掩膜層的材料相同，同時去除所述犧牲層和柵極掩膜層。

進一步的，在所述半導體器件的制備方法中，在去除所述犧牲層和柵極掩膜層的步驟之前，去除所述第一掩膜圖案以及掩膜圖案側(cè)墻。

進一步的，在所述半導體器件的制備方法中，所述犧牲層的材料為氧化物。

進一步的，在所述半導體器件的制備方法中，所述犧牲層采用低溫化學氣相沉積工藝制備。

進一步的，在所述半導體器件的制備方法中，所述犧牲層的上表面比所述柵極掩膜層上的多晶硅層的上表面高出的厚度為

與現(xiàn)有技術相比，本發(fā)明提供的半導體器件的制備方法具有以下優(yōu)點：

在本發(fā)明提供的半導體器件的制備方法中，先在所述多晶硅層上形成一犧牲層，所述犧牲層具有平坦的上表面，所述犧牲層平坦的上表面有利于在所述犧牲層上制備掩膜圖案以及掩膜圖案側(cè)墻，并提高掩膜圖案以及掩膜圖案側(cè)墻的工藝精度；然后在所述犧牲層上形成掩膜圖案，所述掩膜圖案中具有掩膜開口，并在所述掩膜圖案的側(cè)壁形成掩膜圖案側(cè)墻，所述掩膜圖案側(cè)墻可以有效地縮小所述掩膜開口的寬度；之后去除被所述掩膜開口暴露的所述犧牲層，隨后去除被所述犧牲層暴露的所述多晶硅層，從而可以有效地控制所述多晶硅層之間的間隔距離，可以有效地避免所述多晶硅層和柵極之間的導電連通，減少或避免靜態(tài)隨機存儲器的短路。

附圖說明

圖1為現(xiàn)有技術中半導體器件在制備過程中的結(jié)構(gòu)示意圖；

圖2為本發(fā)明中半導體器件的制備方法的流程圖；

圖3-圖11為本發(fā)明第一實施例的半導體器件在制備過程中的結(jié)構(gòu)示意圖；

圖12-圖18為本發(fā)明第二實施例的半導體器件在制備過程中的結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合示意圖對本發(fā)明的半導體器件的制備方法進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發(fā)明的限制。

為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能和結(jié)構(gòu)，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開發(fā)中，必須做出大量實施細節(jié)以實現(xiàn)開發(fā)者的特定目標，例如按照有關系統(tǒng)或有關商業(yè)的限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為這種開發(fā)工作可能是復雜和耗費時間的，但是對于本領域技術人員來說僅僅是常規(guī)工作。

在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。

本發(fā)明的核心思想在于，提供一種半導體器件的制備方法，如圖2所示，包括：

步驟S11：提供一襯底，所述襯底上形成有至少一柵極，所述柵極上形成有柵極掩膜層，所述柵極的側(cè)壁形成有柵極側(cè)墻；

步驟S12：在所述襯底、柵極掩膜層和柵極側(cè)墻上制備一多晶硅層；

步驟S13：在所述多晶硅層上形成一犧牲層，所述犧牲層具有平坦的上表面；

步驟S14：在所述犧牲層上形成掩膜圖案，所述掩膜圖案中具有掩膜開口；

步驟S15：在所述掩膜圖案的側(cè)壁形成掩膜圖案側(cè)墻；

步驟S16：去除被所述掩膜開口暴露的所述犧牲層，以在所述犧牲層中形成犧牲層開口；以及

步驟S17：去除被所述犧牲層開口暴露的所述多晶硅層。

經(jīng)過上述步驟，從而可以有效地控制所述多晶硅層之間的間隔距離，并可以有效地避免所述多晶硅層和柵極之間的導電連通，減少或避免靜態(tài)隨機存儲器的短路。

以下列舉所述半導體器件的制備方法的幾個實施例，以清楚說明本發(fā)明的內(nèi)容，應當明確的是，本發(fā)明的內(nèi)容并不限制于以下實施例，其他通過本領域普通技術人員的常規(guī)技術手段的改進亦在本發(fā)明的思想范圍之內(nèi)。

第一實施例

請參閱圖3-圖11具體說明本發(fā)明的第一實施例，其中，圖3-圖11為本發(fā)明第一實施例的半導體器件在制備過程中的結(jié)構(gòu)示意圖。

首先，如圖3所示，進行步驟S11，提供一襯底200，所述襯底200上形成有至少一柵極210，所述柵極210上形成有柵極掩膜層214，所述柵極210的側(cè)壁形成有柵極側(cè)墻212。所述襯底200包括阱區(qū)201，所述襯底200中還設置有隔離區(qū)203，此為本領域的公知常識，在此不作贅述。在圖3中示出了三個所述柵極210，在本發(fā)明的其它實施例中，所述襯底200上還可以設置2個、4個、5個或更多的所述柵極210。在本實施例中，所述襯底200與柵極210之間還可以設置有柵極氧化層211，所述柵極210與柵極掩膜層214之間還可以設置有附加掩膜層213。在本實施例中，所述柵極掩膜層214的材料為氮化物，所述柵極側(cè)墻212的材料為氧化物，所述柵極側(cè)墻212可以采用高溫化學氣相沉積工藝制備，以降低所述柵極側(cè)墻212的刻蝕速率。

在步驟S11和步驟S12之間，還可以根據(jù)設計(design)，選擇性的去除一部分所述柵極側(cè)墻212，在此不做贅述。

然后進行步驟S12，繼續(xù)參考圖3，在所述襯底200、柵極掩膜層214和柵極側(cè)墻212上制備一多晶硅層220，所述多晶硅層220的厚度較佳的為

接著進行步驟S13，如圖4所示，在所述多晶硅層220上形成一犧牲層230，所述犧牲層230具有平坦的上表面，所述犧牲層230平坦的上表面有利于在所述犧牲層上制備掩膜圖案以及掩膜圖案側(cè)墻，并提高掩膜圖案以及掩膜圖案側(cè)墻的工藝精度。具體的，可以先沉積一層犧牲層230，然后采用化學機械研磨工藝對所述犧牲層230進行平坦化，使得所述犧牲層230形成平坦的上表面。在本實施例中，所述犧牲層230的材料為氧化物，在本發(fā)明的其它實施例中，所述犧牲層230的材料還可以為非晶碳、氮化物等材料。較佳的，氧化物的所述犧牲層230采用低溫化學氣相沉積工藝制備，可以提高所述犧牲層230的刻蝕 速度。較佳的，所述犧牲層230的上表面比所述柵極掩膜層214上的多晶硅層220的上表面高出的厚度H1為例如等等，以保證可以后續(xù)開口的形貌。

之后進行步驟S14，在所述犧牲層230上形成掩膜圖案，所述掩膜圖案中具有掩膜開口。在本實施例中，所述掩膜圖案包括第一掩膜圖案以及位于所述第一掩膜圖案上的第二掩膜圖案。所述步驟S14的具體步驟為：如圖5所示，在所述犧牲層230上依次形成第一掩膜層241和第二掩膜層242，所述第一掩膜層241和第二掩膜層242均可以采用低壓力化學氣相沉積法、等離子體增強化學氣相沉積法或準常壓化學汽相淀積制備；如圖6所示，圖形化所述第一掩膜層241和第二掩膜層242，以形成第一掩膜圖案241’以及位于所述第一掩膜圖案241’上的第二掩膜圖案242’，所述第一掩膜圖案241’和第二掩膜圖案242’形成掩膜圖案240’，所述掩膜圖案240’中具有掩膜開口243，其中，所述掩膜開口243的寬度K1可以大于等于60nm。

在本實施例中，所述第一掩膜圖案241’的材料為氮化物，所述第二掩膜圖案242’的材料為氧化物，所述第一掩膜圖案241’的厚度為所述第二掩膜圖案242’的厚度為

隨后進行步驟S15，如圖7所示，在所述掩膜圖案240’的側(cè)壁形成掩膜圖案側(cè)墻250，由于所述掩膜圖案側(cè)墻250形成于所述掩膜開口243內(nèi)，使得所述掩膜開口243的有效寬度K2減小。在本實施例中，所述掩膜圖案側(cè)墻250的材料與所述第一掩膜圖案241’的材料相同。

接著進行步驟S16，如圖8所示，去除被所述掩膜開口243暴露的所述犧牲層230，以在所述犧牲層230中形成犧牲層開口231。在本實施例中，由于所述犧牲層230的材料和所述第二掩膜圖案242’的材料相同，去除被所述掩膜開口231暴露的所述犧牲層230的同時，去除了所述第二掩膜圖案242’。

然后進行步驟S17，如圖9所示，去除被所述犧牲層開口231暴露的所述多晶硅層220，從而形成多晶硅圖案220’，所述多晶硅圖案220’暴露出所述柵極掩膜層214。由于所述掩膜開口243的有效寬度K2小，使得所述犧牲層開口231較小，從而使得所述多晶硅圖案220’之間的間距K3較小，并可以有效地保證所述多晶硅圖案220’之間的電絕緣，有效地避免所述多晶硅圖案220’和柵極210 之間的導電連通。

在本實施例中，所述第一掩膜圖案241’、掩膜圖案側(cè)墻250的材料和所述柵極掩膜層214的材料相同，在所述步驟S17之后，還包括：

如圖10所示，同時去除第一掩膜圖案241’、掩膜圖案側(cè)墻250以及被所述多晶硅圖案暴露的所述柵極掩膜層214；

如圖11所示，去除所述犧牲層230，由于所述犧牲層230的刻蝕速率遠遠大于所述柵極側(cè)墻212的刻蝕速率，所以，所述柵極側(cè)墻212的損失很小?？梢圆捎脻穹涛g去除所述犧牲層230。

第二實施例

請參閱圖12-圖18，其中，圖12-圖18為本發(fā)明第二實施例的半導體器件在制備過程中的結(jié)構(gòu)示意圖。在圖12-圖8中，參考標號表示與圖3-圖11相同的表述與第一實施方式相同的結(jié)構(gòu)。所述第二實施例的半導體器件的制備方法與所述半導體器件的制備方法基本相同，其區(qū)別在于：所述犧牲層的材料和所述柵極掩膜層的材料相同，具體的制備步驟如下：

如圖12所示，在所述步驟S11中，所述柵極掩膜層314的材料為氧化物，所述柵極側(cè)墻312的材料為氮化物。

然后進行步驟S12，繼續(xù)參考圖12，在所述襯底200、柵極掩膜層214和柵極側(cè)墻212上制備一多晶硅層220。

接著進行步驟S13，如圖13所示，在所述多晶硅層220上形成一犧牲層230。

之后進行步驟S14，繼續(xù)參考圖13，在所述犧牲層230上形成掩膜圖案240’，所述掩膜圖案240’中具有掩膜開口243。所述掩膜圖案240’包括第一掩膜圖案241’以及位于所述第一掩膜圖案241’上的第二掩膜圖案242’。所述第一掩膜圖案241’的材料為氮化物，所述第二掩膜圖案242’的材料為氧化物。

隨后進行步驟S15，如圖14所示，在所述掩膜圖案240’的側(cè)壁形成掩膜圖案側(cè)墻250，所述掩膜圖案側(cè)墻250的材料與所述第一掩膜圖案241’的材料相同。

接著進行步驟S16，如圖15所示，去除被所述掩膜開口243暴露的所述犧牲層230，以在所述犧牲層230中形成犧牲層開口231。在本實施例中，由于所述犧牲層230的材料和所述第二掩膜圖案242’的材料相同，去除被所述掩膜開口231暴露的所述犧牲層230的同時，去除了所述第二掩膜圖案242’。

在本實施例中，如圖16所示，在所述步驟S16和步驟S17之間，去除所述第一掩膜圖案241’以及掩膜圖案側(cè)墻250。

然后進行步驟S17，如圖17所示，去除被所述犧牲層開口231暴露的所述多晶硅層220，從而形成多晶硅圖案220’，所述多晶硅圖案220’暴露出所述柵極掩膜層214。

在本實施例中，由于所述犧牲層230的材料和所述柵極掩膜層314的材料相同，如圖18所示，同時去除所述犧牲層230和柵極掩膜層314。

在本實施例中，所述犧牲層230具有平坦的上表面，所述犧牲層230平坦的上表面有利于在所述犧牲層上制備掩膜圖案240’以及掩膜圖案側(cè)墻250，并提高掩膜圖案240’以及掩膜圖案側(cè)墻250的工藝精度，并保證可以后續(xù)開口的形貌。并且，由于所述掩膜開口243的有效寬度K2小，使得所述犧牲層開口231較小，從而使得所述多晶硅圖案220’之間的間距K3較小，并可以有效地保證所述多晶硅圖案220’之間的電絕緣，有效地避免所述多晶硅圖案220’和柵極210之間的導電連通，亦在本發(fā)明的思想范圍之內(nèi)。

顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。