本發(fā)明屬于集成電路領(lǐng)域，由于靜電放電問題已經(jīng)成為一個影響芯片可靠性的相當(dāng)嚴(yán)重的問題，而ESD的發(fā)生又有很大的隨機(jī)性和偶然性，因此如何選擇ESD保護(hù)器件，設(shè)計ESD保護(hù)電路提高整體ESD魯棒性，增強(qiáng)IC芯片的ESD承受能力成為IC可靠性設(shè)計的研究重點。

背景技術(shù)：

CMOS工藝不斷在更新發(fā)展，元器件尺寸不斷縮小，導(dǎo)致CMOS集成電路對ESD的防護(hù)效果降低很多，但是與此同時外部環(huán)境中靜電荷數(shù)量卻沒有減少，因此，在這種情況下CMOS集成電路受到的破壞就會更加嚴(yán)重。此外，為了進(jìn)一步提升集成電路的性能與速度，在進(jìn)入次微米工藝后，半導(dǎo)體行業(yè)為了克服小尺寸帶來的問題不斷研究出先進(jìn)的新工藝：LDD(Lightly-Doped Drain)工藝、Silicide工藝，Polycide工藝以及Salicide工藝等。其中第一項工藝是為了克服熱載子問題而出現(xiàn)的，后面三項工藝的工作原理相同，都是針對降低寄生電阻而研發(fā)產(chǎn)生的：Silicide工藝降低MOS管源端(Source)與漏端(Drain)的寄生電阻Rs與Rd；Polycide工藝降低MOS器件柵端(Gate)的寄生電阻Rg；將這兩者工藝結(jié)合在一起就產(chǎn)生了Salicide工藝，以上這些先進(jìn)的工藝，都對ESD的保護(hù)起了負(fù)面影響。

近幾年的超大規(guī)模集成電路設(shè)計中，片上系統(tǒng)(Soc)發(fā)展迅速，集成在同一芯片上器件的數(shù)目成倍增長，電路也越來越復(fù)雜。不同類型的電路被集成在一起，使得Soc具有數(shù)?；旌?、多電源、高密度引腳，以及復(fù)雜的封裝形式等特點。這些特點都更加劇了Soc芯片內(nèi)部電路受到ESD損壞的概率?？紤]到這些因素，傳統(tǒng)的僅僅在輸入輸出端口添加ESD保護(hù)電路的設(shè)計方法已經(jīng)不能滿足新的ESD測試，現(xiàn)在的Soc芯片必須從芯片全局出發(fā)，設(shè)計整個芯片ESD網(wǎng)絡(luò)設(shè)計，才能對芯片內(nèi)部的電路起到真正的保護(hù)作用。

對靜電防護(hù)的研究可以追溯到十五世紀(jì)，當(dāng)時的歐洲軍事部門就已經(jīng)在軍用產(chǎn)品上嘗試使用靜電防護(hù)措施。三個世紀(jì)之后我們熟知的避雷針發(fā)明也是為了躲避自然界中的天然放電的危害。雖然靜電防護(hù)的意識由來已久，但是直到1947年晶體管的發(fā)明和20世紀(jì)60年代金屬氧化物半導(dǎo)體(MOS)技術(shù)的發(fā)展，ESD現(xiàn)象才正式登上半導(dǎo)體的舞臺被人們所認(rèn)識。在20世紀(jì)70年代，國外專 家意識到半導(dǎo)體在生產(chǎn)制造過程中出現(xiàn)的ESD問題，在1979年成立了EOS|ESD研究協(xié)會。但由于當(dāng)時IC工藝線寬較大，ESD對IC芯片的危害并不嚴(yán)重，所以業(yè)界沒有足夠重視ESD問題，直到工藝的發(fā)展使得靜電放電產(chǎn)生的破壞日趨突出，對IC芯片行業(yè)帶來的損失已經(jīng)不容忽視，ESD的研究才成為一個重要課題被半導(dǎo)體以及其他一些電子領(lǐng)域的專家和學(xué)者重點關(guān)注。國內(nèi)的起步較晚，但是因為近幾年重視了研究發(fā)展，國內(nèi)外的差距也在不斷的減少。軍事領(lǐng)域以及企業(yè)科研機(jī)構(gòu)都有強(qiáng)烈的ESD防護(hù)意識，在投入大量資金以及引進(jìn)相關(guān)人才之后，也都取得了不俗的成果。

ESD防護(hù)技術(shù)在上述背景下一直在發(fā)展創(chuàng)新，在ESD領(lǐng)域的發(fā)展史上創(chuàng)造性的發(fā)明和專利一直層出不窮：1968年Wunsh和R.R.Bell在熱擴(kuò)散時間常數(shù)機(jī)制中引進(jìn)了功率失效電熱模型。1983年Fujitsu的N.Sasaki發(fā)明的專利“提供保護(hù)電路的半導(dǎo)體集成電路”引入了柵級耦合薄氧化層和串聯(lián)電容的電阻，首次使用了串聯(lián)電阻和地電阻的柵級耦合薄氧化層器件。1989年，德州儀器的C.Duvvury發(fā)明的專利“帶改進(jìn)ESD保護(hù)的輸出緩沖器”創(chuàng)新了輸出級的ESD保護(hù)優(yōu)化。1990年R.Rountree發(fā)明了專利“帶增強(qiáng)型ESD保護(hù)的電路結(jié)構(gòu)”，1993年Kirsch等人的專利“緩沖器鉗位電路ESD二極管串網(wǎng)絡(luò)”。臺灣交通大學(xué)的M.D.ker教授在2000年專利“深亞微米集成電路的襯底觸發(fā)靜電放電保護(hù)電路”首次提出襯底觸發(fā)ESD保護(hù)網(wǎng)絡(luò)。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一套完整的全芯片ESD保護(hù)網(wǎng)絡(luò)，此ESD設(shè)計克服了芯片多電源混合，小線寬的工藝難點，提高了芯片的可靠性。

本發(fā)明鑒于上述情況，針對這款FPGA特有的IO接口特點，結(jié)合多電源，數(shù)?；旌系男酒匦?，完成可靠的全芯片ESD防護(hù)網(wǎng)絡(luò)設(shè)計。將IO端口分成用戶IO、專用IO以及高壓端口，針對不同的IO端口設(shè)計不同的ESD保護(hù)電路，考慮全芯片情況下電源鉗位電路的布局方案，針對多電源的情況設(shè)計了接口電路的ESD保護(hù)電路和不同電源域之間的軌到軌ESD保護(hù)電路。

附圖說明

為了更清楚地說明本發(fā)明中ESD保護(hù)電路的設(shè)計方案，下面將對上述描述中所涉及到的一些電路使用附圖作簡單地介紹。顯而易見地，下面描述中的附圖是本發(fā)明的一些電路設(shè)計原理以及原始與優(yōu)化后的設(shè)計方案。

圖1為本發(fā)明FPGA全芯片ESD防護(hù)網(wǎng)絡(luò)設(shè)計方案。

圖2為本發(fā)明專用IO端口ESD設(shè)計方案。

圖3為本發(fā)明用戶IO端口ESD設(shè)計方案。

圖4為本發(fā)明電源鉗位布局優(yōu)化設(shè)計方案。

圖5為本發(fā)明混合電源ESD保護(hù)電路設(shè)計方案。

圖6為本發(fā)明全芯片ESD保護(hù)電路VDD-to-VSS泄放路徑。

具體實施方式

為使本發(fā)明的技術(shù)特點以及所做的工作更加清楚，下面將結(jié)合本發(fā)明的附圖，對本發(fā)明在實施過程中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的設(shè)計是本發(fā)明一部分設(shè)計，而不是全部的設(shè)計?；诒景l(fā)明中的設(shè)計，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他的設(shè)計，都屬于本發(fā)明保護(hù)的范圍。

圖1為本發(fā)明FPGA全芯片ESD防護(hù)網(wǎng)絡(luò)設(shè)計方案的框圖。如圖1所示，本設(shè)計的架構(gòu)包含了整個FPGA芯片需要考慮ESD保護(hù)的模塊，以及這些模塊之間的ESD保護(hù)方案、整個架構(gòu)中包括了輸入輸出端口的ESD保護(hù)電路設(shè)計、電源鉗位ESD保護(hù)電路設(shè)計、軌到軌ESD保護(hù)電路設(shè)計。架構(gòu)中給出的只是全芯片ESD防護(hù)網(wǎng)絡(luò)的一個拓?fù)浣Y(jié)構(gòu)，在實際電路設(shè)計中，卻要復(fù)雜的多，要根據(jù)具體的芯片具體設(shè)計ESD保護(hù)電路。

圖2為本發(fā)明專用IO端口的ESD保護(hù)電路設(shè)計圖。如圖2所示，電路中的電阻R為限流電阻，分擔(dān)一部分的ESD電壓，提高整體電路的靜電防護(hù)性能。R的大小為1.5KΩ。當(dāng)引腳對VDDQ放電時，ESD電流從PAD流入芯片，經(jīng)過限流電阻R，通過GDPMOS放電。在加正ESD電壓時，GDPMOS上寄生的Dp起到保護(hù)輸入輸出PAD安全的作用；在加負(fù)ESD電壓時，電源線VDD與PAD之間GDPMOS開啟泄放ESD電流。當(dāng)引腳對GHDQ放電時，ESD電流從PAD流入芯片，經(jīng)過限流電阻R，通過GGNMOS放電。在正ESD電壓下，開啟PAD與地線之間的GGNMOS泄放ESD電流；在負(fù)ESD電壓下，起作用的是GGNMOS上寄生的二極管Dn。

圖3為本發(fā)明用戶IO端口ESD保護(hù)電路設(shè)計圖。如圖3所示，用戶IO端口有四部分組成：輸出寄存器IO_OUT；輸入寄存器IO_IN；PAD_Drive；ESD保護(hù)結(jié)構(gòu)。In_Control和Out_Control是全局輸入輸出使能信號，當(dāng)In_Control信號起作用時，PAD才允許數(shù)據(jù)輸入；當(dāng)Out_Control信號起作用時，PAD則允許輸出。

圖4為本發(fā)明電源鉗位布局優(yōu)化設(shè)計方案。如圖4所示，VDD-to-VSS ESD鉗位電路的位置距離要保護(hù)的IOB PAD很遠(yuǎn)，同時過長的電源線VDD和地線 VSS產(chǎn)生了更大的寄生串聯(lián)電阻Rdd和Rss，VDD-to-VSS之間的寄生電容Cds也會變得更大。電源軌上寄生Rdd、Rss和Cds產(chǎn)生的延遲限制了ESD鉗位NMOS對ESD電流的泄放，所以需要從全局出發(fā)考慮電源鉗位電路的擺放位置。這里采用分布式的方案是在IO端口處盡可能多地擺放電源鉗位電路，使得每個IO端口到電源鉗位電路的距離減小到最小。各個電源鉗位電路通過信號總線ESD_RC觸發(fā)。這樣每個加了電源鉗位電路的IO端口都能分擔(dān)一部分的ESD電流，降低了電源端口處的壓力，提高了整個芯片的抗ESD能力。加在IO端口處的電源鉗位電路的尺寸相對來說較小，能承受的ESD電流有限，但是IO端口數(shù)量眾多，泄放的總的ESD電流還是很可觀的。

圖5為本發(fā)明混合電源ESD保護(hù)電路設(shè)計方案。如圖5所示，在電路接口處添加PMOS管和NMOS管，添加的ESD保護(hù)器件Mp0管是GDPMOS，Mn0是GGNMOS。當(dāng)VDD對VDDA正電壓放電時，Mp0的寄生漏-襯底二極管正向?qū)?，能夠及時泄放掉ESD電流，A點的電壓就會下降，保證了Mp2管柵氧的安全。同理，當(dāng)VDD對VSSA放電時，Mn0能夠保護(hù)Mn2的安全。Mp0管和Mn0管的尺寸與接口處金屬連線的長度有關(guān)，金屬線越長，所需的尺寸越大。

圖6為本發(fā)明全芯片ESD保護(hù)電路VDD-to-VSS泄放路徑。如圖6所示，為了解決多電源的接口電路損傷問題，除了上面提到的方法，還有另外一種改善的措施，就是使用二極管將獨立的電源線串接起來。圖6給出了添加雙向二極管串來保護(hù)電路的方法，二極管串還能隔離不同的電源組之間的噪聲。在VDD-to-VSS測試模式下，該二極管串能夠提供一條雙向ESD電流泄放路徑，并結(jié)合之前的ESD鉗位電路來直接泄放跨接在VDD與VSS之間的電壓。

最后應(yīng)說明的是：以上設(shè)計方案僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述設(shè)計對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對前述各設(shè)計方案所記載的技術(shù)方案進(jìn)行修改，或者對其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各設(shè)計技術(shù)方案的精神和范圍。