本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種SRAM器件及其電子裝置。

背景技術(shù)：

靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)作為一種重要的存儲(chǔ)器件被廣泛應(yīng)用于數(shù)字與通訊電路設(shè)計(jì)中，其因?yàn)榫哂泄男?、讀取速讀快等優(yōu)點(diǎn)而廣泛應(yīng)用于數(shù)據(jù)的存儲(chǔ)。

典型的SRAM單元如圖1A所示包括六個(gè)MOS管(即具有6T結(jié)構(gòu))，其中下拉晶體管(PD)和儲(chǔ)存基本單元到用于讀寫的位線(Bit Line)的控制開關(guān)(PG)通常為NMOS，上拉晶體管(PU)為PMOS，一對(duì)PU和PD構(gòu)成CMOS反相器。為了降低SRAM單元占用的芯片面積，通常PU、PD和PG的鰭片的數(shù)量關(guān)系為PU:PD:PG＝1:1:1。但是，通過讀寫穩(wěn)定性分析可知，PU:PD:PG＝1:1:1的SRAM單元具有較低的靜態(tài)噪聲容限和寫容限，為了解決這一問題，設(shè)計(jì)SRAM單元版圖時(shí)，需要將β值(PD/PG)設(shè)定為不小于1.2左右，將γ值(PG/PU)設(shè)定為不小于1.5左右。

制備SRAM單元時(shí)，選用的晶圓的表面晶向通常為[100]，為了使SRAM單元具有較高的靜態(tài)噪聲容限和寫容限，設(shè)計(jì)SRAM單元版圖時(shí)，如圖1B所示，需要使PG的鰭片溝道101的表面晶向?yàn)閇110]，PU和PD的鰭片溝道102的表面晶向?yàn)閇100]，但是，表面晶向?yàn)閇110]的鰭片溝道與表面晶向?yàn)閇100]的鰭片溝道之間的夾角為45度，無疑大為增加制備SRAM單元的工藝難度。

因此，需要提出一種方法，以解決上述問題。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種SRAM器件，所述SRAM 器件具有由多個(gè)SRAM單元構(gòu)成的矩陣結(jié)構(gòu)，所述SRAM單元包括至少一PG晶體管、至少一PD晶體管和至少一PU晶體管，其中所述PG晶體管的鰭片溝道的表面晶向?yàn)閇110]；所述PD晶體管和所述PU晶體管的鰭片溝道的表面晶向?yàn)閇100]。

在一個(gè)示例中，所述表面晶向?yàn)閇110]的鰭片溝道與所述表面晶向?yàn)閇100]的鰭片溝道之間的夾角為90度。

在一個(gè)示例中，制備所述SRAM器件所使用的晶圓的表面晶向?yàn)閇110]。

在一個(gè)示例中，所述SRAM單元具有6T結(jié)構(gòu)，所述6T結(jié)構(gòu)中的PU晶體管、PD晶體管和PG晶體管的鰭片的數(shù)量關(guān)系為PU:PD:PG＝1:1:1。

在一個(gè)示例中，所述SRAM單元的β值為1.1，γ值為1.4。

在一個(gè)實(shí)施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述SRAM器件。

根據(jù)本發(fā)明，在提升所述SRAM的靜態(tài)噪聲容限和寫容限的同時(shí)，不增加制備所述SRAM的工藝難度。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1A為現(xiàn)有的SRAM單元的電路圖；

圖1B為圖1A示出的SRAM單元的現(xiàn)有版圖的示意圖；

圖2為本發(fā)明根據(jù)圖1A示出的SRAM單元提出的版圖的示意圖；

圖3為圖2示出的版圖按4×4陣列排布的示意圖；

圖4A-圖4G為制備圖3示出的鰭片排布結(jié)構(gòu)所依次實(shí)施的步驟所分別獲得的器件的示意性剖面圖；

圖5為圖4A示出的器件的俯視圖；

圖6為圖4D示出的器件的俯視圖；

圖7為圖4E示出的器件的俯視圖；

圖8為圖4F示出的器件的俯視圖。

具體實(shí)施方式

在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出的SRAM器件及其電子裝置。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。

應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。

[示例性實(shí)施例一]

為了解決現(xiàn)有的SRAM單元版圖中表面晶向?yàn)閇110]的鰭片溝道與表面晶向?yàn)閇100]的鰭片溝道之間的夾角為45度造成制備工藝難度大為提升的問題，本發(fā)明提出制備如圖1A示出的SRAM單元時(shí)，選用的晶圓的表面晶向?yàn)閇110]，如圖2所示，PG晶體管的鰭片溝道201的表面晶向?yàn)閇110]，PU晶體管和PD晶體管的鰭片溝道202的表面晶向?yàn)閇100]，表面晶向?yàn)閇110]的鰭片溝道與表面晶向?yàn)閇100]的鰭片溝道之間的夾角為90度，兩個(gè)PU晶體管之間通過第一層金屬互連線實(shí)現(xiàn)內(nèi)部連通。根據(jù)如圖2所示的版圖制備出的SRAM單元的β值(PD/PG)為1.1，γ值(PG/PU)為1.4，所述SRAM的靜態(tài)噪聲容限和寫容限得到提升。

參照?qǐng)D4A-圖4G，其中示出了制備圖3示出的鰭片排布結(jié)構(gòu)所依次實(shí)施的步驟所分別獲得的器件的示意性剖面圖。

首先，如圖4A所示，提供半導(dǎo)體襯底400，半導(dǎo)體襯底400的 構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實(shí)施例中，半導(dǎo)體襯底400的構(gòu)成材料選用單晶硅。半導(dǎo)體襯底400的表面晶向?yàn)闉閇110]。

在半導(dǎo)體襯底400上依次沉積第一硬掩膜層401、第二硬掩膜層402和第三硬掩膜層403，所述沉積為低壓化學(xué)氣相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、超高真空化學(xué)氣相沉積(UHVCVD)、快速熱化學(xué)氣相沉積(RTCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)和分子束外延(MBE)中的一種。作為示例，所述硬掩膜層的材料可以選用氧化物、氮化物等。

接下來，圖案化第三硬掩膜層403和第二硬掩膜層402。作為示例，在半導(dǎo)體襯底400上形成圖案化的光刻膠層，以所述光刻膠層為掩膜，依次蝕刻第三硬掩膜層403和第二硬掩膜層402，直至露出第一硬掩膜層401，所述蝕刻為常規(guī)的干法蝕刻。如圖5所示，陰影區(qū)域500對(duì)應(yīng)于實(shí)施上述圖案化后的第三硬掩膜層403所覆蓋的區(qū)域。

接著，如圖4B所示，在半導(dǎo)體襯底400上側(cè)墻材料層沉積側(cè)墻材料層404，覆蓋第一硬掩膜層401以及實(shí)施所述圖案化后的第三硬掩膜層403和第二硬掩膜層402。作為示例，采用共形沉積工藝沉積側(cè)墻材料層404，使側(cè)墻材料層404具有良好的臺(tái)階覆蓋性。側(cè)墻材料層404的材料包括氮化物等，優(yōu)選與第三硬掩膜層403的材料相同。

接著，如圖4C所示，回蝕刻側(cè)墻材料層404直至露出第一硬掩膜層401，以在第二硬掩膜層402的兩側(cè)形成側(cè)墻405。采用常規(guī)的干法蝕刻實(shí)施所述回蝕刻，實(shí)施所述回蝕刻的過程中，第三硬掩膜層403被一并去除。

接著，如圖4D所示，去除第二硬掩膜層402。采用常規(guī)的干法蝕刻或濕法蝕刻實(shí)施所述去除，所述蝕刻的蝕刻劑對(duì)第二硬掩膜層402的蝕刻速率遠(yuǎn)高于對(duì)側(cè)墻405和第一硬掩膜層401的蝕刻速率。如圖6所示，陰影區(qū)域600對(duì)應(yīng)于側(cè)墻405所覆蓋的區(qū)域。

接著，如圖4E所示，在半導(dǎo)體襯底400上形成圖案化的另一光刻膠層406。如圖7所示，陰影區(qū)域700對(duì)應(yīng)于未被另一光刻膠層406 所覆蓋的區(qū)域。

接著，如圖4F所示，通過蝕刻去除未被另一光刻膠層406遮蔽的側(cè)墻405。所述蝕刻的蝕刻劑對(duì)側(cè)墻405的蝕刻速率遠(yuǎn)高于對(duì)第一硬掩膜層401的蝕刻速率。然后，采用灰化工藝去除另一光刻膠層406，如圖8所示，陰影區(qū)域800對(duì)應(yīng)于剩下的側(cè)墻405所覆蓋的區(qū)域。

接著，如圖4G所示，以側(cè)墻405為掩膜，依次蝕刻第一硬掩膜層401和半導(dǎo)體襯底400，形成鰭片407。

接下來，實(shí)施后續(xù)的鰭片晶體管制造工藝完成所述SRAM單元的制備，包括：在鰭片407的兩端形成隔離結(jié)構(gòu)；在鰭片407的兩端形成外延材料層作為源/漏極；在鰭片407的兩側(cè)及頂部形成柵極結(jié)構(gòu)，柵極結(jié)構(gòu)包括自下而上層疊的柵極介電層、柵極材料層和柵極硬掩蔽層；在柵極結(jié)構(gòu)兩側(cè)形成緊靠柵極結(jié)構(gòu)的偏移側(cè)墻；去除位于鰭片407兩側(cè)的偏移側(cè)墻；在半導(dǎo)體襯底400上依次形成具有可產(chǎn)生應(yīng)力特性的接觸孔蝕刻停止層和層間介電層，執(zhí)行化學(xué)機(jī)械研磨以露出柵極結(jié)構(gòu)的頂部；去除柵極結(jié)構(gòu)，在留下的溝槽中形成高k-金屬柵極結(jié)構(gòu)，此結(jié)構(gòu)包括自下而上層疊的高k介電層、覆蓋層、功函數(shù)金屬層、阻擋層和金屬材料層；形成另一層間介電層，然后，在上述層間介電層中形成連通所述金屬柵極結(jié)構(gòu)的頂部以及所述源/漏區(qū)極的接觸孔，通過所述接觸孔，在露出的所述金屬柵極結(jié)構(gòu)的頂部以及所述源/漏區(qū)極上形成自對(duì)準(zhǔn)硅化物，填充金屬(通常為鎢)于所述接觸孔中形成連接實(shí)施后端制造工藝而形成的互連金屬層與所述自對(duì)準(zhǔn)硅化物的接觸塞；形成多個(gè)互連金屬層，通常采用雙大馬士革工藝來完成；形成金屬焊盤，用于實(shí)施器件封裝時(shí)的引線鍵合。

[示例性實(shí)施例二]

本發(fā)明還提供一種電子裝置，其包括如本發(fā)明示例性實(shí)施例一所描述的SRAM器件。所述電子裝置可以是手機(jī)、平板電腦、筆記本電腦、上網(wǎng)本、游戲機(jī)、電視機(jī)、VCD、DVD、導(dǎo)航儀、照相機(jī)、攝像機(jī)、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設(shè)備，也可以 是任何包括所述半導(dǎo)體器件的中間產(chǎn)品。所述電子裝置，由于使用了所述半導(dǎo)體器件，因而具有更好的性能。

本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。