基于深n阱工藝隔離隧穿場(chǎng)效應(yīng)晶體管的制備方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種基于深N阱工藝來(lái)隔離隧穿場(chǎng)效應(yīng)晶體管的制備方法，屬于CMOS超大集成電路(ULSI)中的場(chǎng)效應(yīng)晶體管邏輯器件與電路領(lǐng)域。該方法有效利用了標(biāo)準(zhǔn)CMOS IC工藝中現(xiàn)有的工藝，采用深N阱以及STI區(qū)注入N阱的設(shè)計(jì)，在不增加任何掩膜版和工藝步驟的基礎(chǔ)上，實(shí)現(xiàn)了隧穿場(chǎng)效應(yīng)晶體管(TFET)在電路應(yīng)用中器件的隔離，同時(shí)不影響器件性能。
【專(zhuān)利說(shuō)明】 基于深N阱工藝隔離隧穿場(chǎng)效應(yīng)晶體管的制備方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于CMOS超大集成電路(ULSI)中的場(chǎng)效應(yīng)晶體管邏輯器件與電路領(lǐng)域，具體涉及一種基于深N阱工藝隔離隧穿場(chǎng)效應(yīng)晶體管(TFET)的方法。

【背景技術(shù)】
[0002]隨著MOSFET尺寸進(jìn)入納米尺度，器件的短溝道效應(yīng)等負(fù)面影響愈加嚴(yán)重，器件的關(guān)態(tài)漏泄電流不斷增大。同時(shí)，由于傳統(tǒng)MOSFET的亞閾值斜率受到熱電勢(shì)的限制無(wú)法隨著器件尺寸的縮小而同步減小，存在60mV/dec的理論極限，使得泄漏電流隨著電源電壓的縮小而進(jìn)一步增大，由此增加了器件功耗。功耗問(wèn)題如今已經(jīng)成為限制器件等比例縮小的最嚴(yán)峻的問(wèn)題之一。在超低壓低功耗領(lǐng)域中，隧穿場(chǎng)效應(yīng)晶體管(TFET)因其具有很低的泄漏電流和超陡的亞閾值斜率成為了近些年大家關(guān)注的熱點(diǎn)。
[0003]TFET不同于傳統(tǒng)M0SFET，其源漏摻雜類(lèi)型相反，且溝道區(qū)和體內(nèi)區(qū)域通常為本征摻雜，利用柵極控制反向偏置的P-1-N結(jié)的量子帶帶隧穿實(shí)現(xiàn)導(dǎo)通，它能工作在較低電壓下，且工藝與傳統(tǒng)CMOS工藝兼容。但在實(shí)際小尺寸標(biāo)準(zhǔn)CMOS IC制備工藝中，為了抑制MOSFET的短溝效應(yīng)防止穿通，MOSFET的體內(nèi)(次表面)區(qū)域的摻雜濃度較高，表面區(qū)域低摻雜，其摻雜濃度對(duì)于TFET器件來(lái)說(shuō)均過(guò)高，若完全基于標(biāo)準(zhǔn)CMOS IC工藝來(lái)集成TFET器件會(huì)增大器件的泄漏電流，且對(duì)TFET導(dǎo)通特性會(huì)有影響。另外，TFET器件是三端器件，對(duì)于N型TFET，源為P+區(qū)，漏區(qū)為N+，襯底通常為P-，輕摻雜襯底和源區(qū)有相同的摻雜類(lèi)型，因此輕摻雜襯底可以同時(shí)通過(guò)源區(qū)引出，享有相同電位；但對(duì)于P型TFET，源區(qū)為N+，漏區(qū)為P+。當(dāng)TFET器件組成復(fù)雜電路時(shí)，NTFET和PTFET享有相同襯底，由于襯底電阻通常不夠高，導(dǎo)致不同TFET器件的P+區(qū)可以通過(guò)襯底相互連接，而不同TFET器件在電路應(yīng)用中的P+區(qū)的電位可能存在不同，因此輕摻雜襯底會(huì)導(dǎo)致電位串?dāng)_，這在TFET器件組成的電路中是個(gè)很大的問(wèn)題，需要一種有效地隔離各個(gè)TFET器件的方法。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提出一種基于深N阱工藝來(lái)隔離隧穿場(chǎng)效應(yīng)晶體管的方法。該方法有效利用了標(biāo)準(zhǔn)CMOS IC工藝中現(xiàn)有的工藝，采用深N阱以及STI區(qū)注入N阱的設(shè)計(jì)，在不增加任何掩膜版和工藝步驟的基礎(chǔ)上，實(shí)現(xiàn)了隧穿場(chǎng)效應(yīng)晶體管(TFET)在電路應(yīng)用中器件的隔離，同時(shí)不影響器件性能。
[0005]為達(dá)到本發(fā)明的上述目的，本發(fā)明提出了采用相對(duì)高阻的P型硅片直接用作TFET器件的溝道區(qū)和體區(qū)，將標(biāo)準(zhǔn)CMOS IC工藝中的N阱注入至STI區(qū)，而深N阱則位于離器件溝道較深處，周邊的N阱和下方的深N阱相連，實(shí)現(xiàn)了不同TFET器件之間的隔離。
[0006]一種具有深N阱的隔離工藝的隧穿場(chǎng)效應(yīng)晶體管的制備方法，具體包括以下步驟:
[0007](I)襯底準(zhǔn)備:輕摻雜或低摻雜的P型半導(dǎo)體襯底；
[0008](2)初始熱氧化并淀積一層氮化物；
[0009](3)采用淺槽隔離技術(shù)制作有源區(qū)STI隔離，去除氮化物；
[0010](4)利用CMOS中的深N阱(De印N well)掩膜版，光刻暴露出TFET器件所在的區(qū)域，且面積大于有源區(qū)面積，用CMOS的深N阱注入條件進(jìn)行深N阱注入；通常深N阱注入的能量較大(典型值大于300keV)，以保證注入深度遠(yuǎn)大于器件的源漏結(jié)深(源漏結(jié)深約10?10nm)也大于STI區(qū)的深度(STI區(qū)深度約300?400nm)，注入深度典型值為400?500nm ；
[0011](5)利用CMOS中PMOS的N阱掩膜版，光刻暴露出不同TFET器件之間的STI區(qū)域，且面積小于場(chǎng)區(qū)面積，用CMOS的N阱注入條件進(jìn)行N阱注入；CM0S的N阱注入條件通常分幾次不同能量劑量的注入條件依次注入，包括低能量高劑量注入和高能量低劑量注入，以保證從器件表面到離表面較深處均有均勻的N型摻雜，且N阱摻雜的深度需超過(guò)上面深N阱摻雜的深度，N阱深度的典型值為大于450nm ；
[0012](6)除去之前生長(zhǎng)的氧化物，重新生長(zhǎng)柵介質(zhì)材料；
[0013](7)淀積柵材料，接著光刻和刻蝕，形成柵圖形；
[0014](8)以光刻膠和柵為掩膜，離子注入形成TFET的源；對(duì)于N型TFET，源為P+摻雜，可采用CMOS工藝中的P+注入條件，能量為4?50keV，劑量為3el4?5el5，保證濃度約I X 102°?I X 121CnT3 ;對(duì)于P型TFET，源為N+摻雜，可采用CMOS工藝中的N+注入條件，能量為15?50keV,劑量為3el4?9el5，保證濃度約I X 120?I X 121CnT3 ；
[0015](9)以光刻膠和柵為掩膜，離子注入另一種摻雜類(lèi)型的雜質(zhì)，形成TFET的漏；對(duì)于N型TFET，漏為N+摻雜，可采用CMOS工藝中的N+注入條件，能量為15?50keV，劑量為3el4?9el5，濃度約1X102。?IXlO21Cm-3 ;對(duì)于P型TFET，漏為P+摻雜，可采用CMOS工藝中的P+注入條件，能量為4?50keV,劑量為3el4?5el5，濃度約I X 120?I X 121CnT3 ；
[0016](10)快速高溫退火激活雜質(zhì)；
[0017](11)最后進(jìn)入同CMOS —致的后道工序，包括淀積鈍化層、開(kāi)接觸孔以及金屬化等，即可制得所述的具有深N阱的隔離工藝的隧穿場(chǎng)效應(yīng)晶體管。
[0018]上述的制備方法中，所述步驟(I)中的半導(dǎo)體襯底材料選自S1、Ge、SiGe、GaAs或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體、絕緣體上的硅(SOI)或絕緣體上的鍺(GOI)。
[0019]上述的制備方法中，所述步驟￠)中的柵介質(zhì)層材料選自Si02、Si3N4和高K柵介質(zhì)材料。
[0020]上述的制備方法中，所述步驟出)中的生長(zhǎng)柵介質(zhì)層的方法選自下列方法之一:常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積和物理氣相淀積。
[0021]上述的制備方法中，所述步驟(7)中的柵材料選自摻雜多晶硅、金屬鈷，鎳以及其他金屬或金屬硅化物。
[0022]本發(fā)明所提出的基于深N阱工藝來(lái)隔離隧穿場(chǎng)效應(yīng)晶體管的方法中，直接采用了輕摻雜P型襯底作為T(mén)FET器件的溝道和體區(qū)，有效避免了由于采用MOSFET的重?fù)诫sN阱或者P阱作為溝道和體區(qū)導(dǎo)致的泄漏電流增加。由于該輕摻雜襯底導(dǎo)致不同器件之間P+區(qū)的電位串?dāng)_的問(wèn)題可以通過(guò)注入的深N阱和N阱解決。在該方法中，N阱注入?yún)^(qū)域在STI區(qū)域內(nèi)，且深N阱位于離器件溝道較深處，深N阱和N阱相連，有效隔離出隧穿場(chǎng)效應(yīng)晶體管，且不影響隧穿場(chǎng)效應(yīng)晶體管的性能。該方法使得TFET器件應(yīng)用到復(fù)雜電路成為了可能。
[0023]本發(fā)明的基于深N阱工藝來(lái)隔離隧穿場(chǎng)效應(yīng)晶體管的方法完全基于標(biāo)準(zhǔn)的CMOSIC工藝，在不增加任何工藝步驟和掩膜版的前提下，能有效得隔離不同TFET器件，使得能在CMOS集成電路中集成TFET電路。該隔離方法適用于不同NTFET器件之間，或者不同PTFET之間，也適用于NTFET和PTFET之間。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0024]圖1是在半導(dǎo)體襯底上形成STI隔離后去除氮化物后的器件剖面圖；
[0025]圖2是利用CMOS中的深N阱(De印N well)掩膜版光刻暴露出器件所在的區(qū)域，并進(jìn)行深N阱注入后的TFET器件剖面圖；
[0026]圖3是利用CMOS的N阱掩膜版光刻暴露出部分STI所在的區(qū)域，并進(jìn)行N阱注入后的TFET器件剖面圖；
[0027]圖4是光刻并刻蝕形成柵后的器件剖面圖；
[0028]圖5是光刻暴露出TFET器件的源區(qū)并離子注入形成高摻雜濃度的源區(qū)后的器件剖面圖；
[0029]圖6是光刻暴露出TFET器件的漏區(qū)并離子注入形成相反類(lèi)型的高摻雜漏區(qū)后的器件剖面圖；
[0030]圖7是經(jīng)過(guò)后道工序(接觸孔，金屬化)后的器件剖面圖；
[0031]圖8是具有本發(fā)明的深N阱隔離工藝的不同隧穿場(chǎng)效應(yīng)晶體管的器件剖面圖；
[0032]圖中:
[0033]I——半導(dǎo)體襯底；2——氧化層；
[0034]3——STI隔離；4——深N阱；
[0035]5——光刻膠；6——N阱；
[0036]7——介質(zhì)層；8——柵；
[0037]9——高摻雜源區(qū)；10——高摻雜漏區(qū)；
[0038]11——后道工序的鈍化層；12——后道工序的金屬。

【具體實(shí)施方式】
[0039]下面通過(guò)實(shí)例對(duì)本發(fā)明做進(jìn)一步說(shuō)明。需要注意的是，公布實(shí)施例的目的在于幫助進(jìn)一步理解本發(fā)明，但是本領(lǐng)域的技術(shù)人員可以理解:在不脫離本發(fā)明及所附權(quán)利要求的精神和范圍內(nèi)，各種替換和修改都是可能的。因此，本發(fā)明不應(yīng)局限于實(shí)施例所公開(kāi)的內(nèi)容，本發(fā)明要求保護(hù)的范圍以權(quán)利要求書(shū)界定的范圍為準(zhǔn)。
[0040]本發(fā)明制備方法的一具體實(shí)例包括圖1至圖7所示的工藝步驟:
[0041]1、在襯底摻雜濃度為輕摻雜、晶向?yàn)椤?00〉的體硅襯底I上初始熱氧化一層二氧化硅2，厚度約10nm，并淀積一層氮化硅，厚度約lOOnm，之后STI刻蝕，并淀積隔離材料填充深孔后CMP，采用淺槽隔離技術(shù)制作有源區(qū)STI隔離3，然后濕法腐蝕去除氮化硅，如圖1所
/Jn ο
[0042]2、利用CMOS中深N阱掩膜版，光刻同時(shí)暴露出NTFET器件所在的區(qū)域，且面積大于有源區(qū)，之后進(jìn)行深N阱注入4，注入雜質(zhì)為P，能量和劑量分別為300keV 2el4,如圖2所
/Jn ο
[0043]3、利用CMOS中PMOS的N阱掩膜版，光刻暴露出NTFET器件的部分STI所在的區(qū)域，并進(jìn)行N阱注入6，注入雜質(zhì)為P，分三次注入，能量和劑量分別為200keV 2el3、80keVlel3、25keV 2el2，如圖 3 所示。
[0044]4、漂去表面初始生長(zhǎng)的二氧化硅，然后熱生長(zhǎng)一層?xùn)沤橘|(zhì)層7，柵介質(zhì)層為S12,厚度為I?5nm ;淀積柵材料8，柵材料為摻雜多晶硅層，厚度為150?300nm。光刻出柵圖形，刻蝕柵材料8直到柵介質(zhì)層7，如圖4所示。
[0045]5、以光刻膠5和柵8為掩膜，離子注入NTFET的源9，離子注入的能量為40keV，劑量為lel5,注入雜質(zhì)為BF2+,如圖5所示。
[0046]6、以光刻膠5和柵8為掩膜，離子注入NTFET的漏10，離子注入的能量為50keV，劑量為lel5,注入雜質(zhì)為As+,如圖6所示。
[0047]7、進(jìn)行一次快速高溫退火，激活源漏摻雜的雜質(zhì)。
[0048]8、最后進(jìn)入常規(guī)CMOS后道工序，包括淀積鈍化層11、開(kāi)接觸孔以及金屬化12等，如圖7所示為制得的所述基于深N阱隔離工藝制備的N型隧穿場(chǎng)效應(yīng)晶體管。
[0049]雖然本發(fā)明已以較佳實(shí)施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1.一種具有深N阱的隔離工藝的隧穿場(chǎng)效應(yīng)晶體管的制備方法，具體包括以下步驟: (1)襯底準(zhǔn)備:輕摻雜或低摻雜的P型半導(dǎo)體襯底； (2)初始熱氧化并淀積一層氮化物； (3)采用淺槽隔離技術(shù)制作有源區(qū)STI隔離，去除氮化物； (4)利用CMOS中的深N阱掩膜版，光刻暴露出TFET器件所在的區(qū)域，且面積大于有源區(qū)面積，進(jìn)行深N阱注入，注入深度為400?500nm ； (5)利用CMOS中PMOS的N阱掩膜版，光刻暴露出不同TFET器件之間的STI區(qū)域，且面積小于場(chǎng)區(qū)面積，進(jìn)行N阱注入，N阱深度大于450nm ； (6)除去之前生長(zhǎng)的氧化物，重新生長(zhǎng)柵介質(zhì)材料； (7)淀積柵材料，接著光刻和刻蝕，形成柵圖形； (8)以光刻膠和柵為掩膜，離子注入形成TFET的源，濃度范圍為IX 120?I X 121CnT3 ； (9)以光刻膠和柵為掩膜，離子注入另一種摻雜類(lèi)型的雜質(zhì)，形成TFET的漏，濃度范圍為 I X 120 ?I X 121CnT3 ； (10)高溫退火激活雜質(zhì)； (11)最后進(jìn)入同CMOS—致的后道工序，包括淀積鈍化層、開(kāi)接觸孔以及金屬化，即可制得所述的具有深N阱的隔離工藝的隧穿場(chǎng)效應(yīng)晶體管。
2.如權(quán)利要求1所述的制備方法，其特征在于，所述步驟(I)中的半導(dǎo)體襯底材料選自Si,Ge, SiGe, GaAs或其他II_VI，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體、絕緣體上的硅或絕緣體上的鍺。
3.如權(quán)利要求1所述的制備方法，其特征在于，所述步驟(6)中的柵介質(zhì)層材料選自S12, Si3N4和高K柵介質(zhì)材料。
4.如權(quán)利要求1所述的制備方法，其特征在于，所述步驟(6)中的生長(zhǎng)柵介質(zhì)層的方法選自下列方法之一:常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積和物理氣相淀積。
5.如權(quán)利要求1所述的制備方法，其特征在于，所述步驟(7)中的柵材料選自摻雜多晶硅、金屬鈷，鎳以及其他金屬或金屬硅化物。
【文檔編號(hào)】H01L21/336GK104332409SQ201410616283
【公開(kāi)日】2015年2月4日 申請(qǐng)日期:2014年11月5日 優(yōu)先權(quán)日:2014年11月5日
【發(fā)明者】黃如, 黃芊芊, 廖懷林, 葉樂(lè), 吳春蕾, 朱昊, 王陽(yáng)元 申請(qǐng)人:北京大學(xué)