Nand型閃存單元結(jié)構(gòu)的制備方法
【專利摘要】本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及一種NAND型閃存單元結(jié)構(gòu)的制備方法，通過改變工藝流程設(shè)計(jì)，能夠克服傳統(tǒng)空氣隙NAND閃存單元結(jié)構(gòu)隔離效果差，需要特別工藝設(shè)備的缺點(diǎn)，有效改進(jìn)NAND閃存中字線之間空氣隙的隔離效果，從而提高NAND閃存中字線的設(shè)計(jì)密度。
【專利說明】NAND型閃存單元結(jié)構(gòu)的制備方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及一種NAND型閃存單元結(jié)構(gòu)的制備方法。

【背景技術(shù)】
[0002]NAND型閃存已經(jīng)成為目前主流的非易失存儲技術(shù)，廣泛應(yīng)用于數(shù)據(jù)中心、個人電腦、手機(jī)、智能終端、消費(fèi)電子等各個領(lǐng)域，而且仍然呈現(xiàn)需求不斷增長的局面。NAND型閃存的制造工藝也應(yīng)經(jīng)發(fā)展到了 16nm,從二維的制造工藝向三維的制造工藝轉(zhuǎn)化。三星公司已經(jīng)宣布了 128Gb 24個單元堆疊的三維NAND芯片的商業(yè)化生產(chǎn)。美光公司則宣布了 16nm128Gb的新型二維NAND芯片，使用新型的二維單元結(jié)構(gòu)突破傳統(tǒng)二維結(jié)構(gòu)尺寸縮小的限制。
[0003]但是隨著NAND閃存單元物理尺寸的縮小，相鄰兩個單元之間的串?dāng)_越來越嚴(yán)重。為了解決這個問題在單元之間制備空氣隙(air gap)是很有效的減小串?dāng)_的方法。在目前主流的NAND閃存芯片中均采用了空氣隙的結(jié)構(gòu)。目前國際上常見的空氣隙的形狀均為倒三角，即空氣隙的上半部分的寬度明顯大于下半部分。這是由于空氣隙的制備方法的限制造成的。圖1-8是目前國際上常見的空氣隙NAND單元工藝步驟示意圖，圖中11為晶圓硅襯底，12為浮柵，13為控制柵極，14為掩膜層，15為絕緣層，16為氮化物層，17為氧化物層，18為氮化娃層，19為空氣隙。其采用gate first工藝，即先制備好柵極(包括控制柵controlgate 13和浮柵floating gate 12)圖形后,采用多次沉積刻蝕的方法來形成空氣隙,如圖6所示，利用刻蝕SiN材料形成的翼形結(jié)構(gòu)做掩模，用濕法刻蝕掉SiN下面的氧化層材料，并在SiN上方再沉積新的氧化層材料，由于翼形結(jié)構(gòu)很容易封口，從而在SiN材料下方被濕法刻蝕掉的氧化層材料處形成空氣隙。由于采用的是gate first工藝，無論空氣隙如何制備，相鄰兩條字線(wordline)之間的間隙一定是倒三角形。但是倒三角結(jié)構(gòu)會使相鄰兩條字線之間的隔離效果變差，如果能實(shí)現(xiàn)正三角的隔離結(jié)構(gòu)將實(shí)現(xiàn)更好的器件隔離效果。
[0004]中國專利(CN 103178002A)公開了一種空氣隙的形成方法，其特征在于，包括:提供金屬互連結(jié)構(gòu)；所述金屬互連結(jié)構(gòu)包括金屬結(jié)構(gòu)及其間的金屬間介電層；光刻、刻蝕所述金屬互連結(jié)構(gòu)的金屬間介電層形成空氣隙；淀積層間介質(zhì)層封住所述空氣隙；在所述層間介質(zhì)層上制作導(dǎo)電插塞；其中，所述光刻、刻蝕步驟中形成的空氣隙為蜂窩狀分布的多個頂部及底部面積小，中間區(qū)域面積大的胖肚型結(jié)構(gòu)。
[0005]該專利主要解決了在半導(dǎo)體生產(chǎn)過程空氣隙結(jié)構(gòu)的分布問題，進(jìn)而避免了空氣隙結(jié)構(gòu)分布不均導(dǎo)致應(yīng)力分布不均而產(chǎn)生的坍塌現(xiàn)象。
[0006]中國專利(CN 103325728A)公開了一種形成空氣隙的方法，應(yīng)用于降低介質(zhì)層的等效介電常數(shù)的工藝中，其特征在于，所述方法包括:提供一具有溝槽的半導(dǎo)體襯底；于所述溝槽的側(cè)壁上制備保型覆蓋犧牲層后，采用金屬填充工藝于所述溝槽中充滿金屬，形成金屬層；去除所述保型覆蓋犧牲層后，沉積阻擋層覆蓋所述半導(dǎo)體襯底和所述金屬層的上表面，于所述溝槽中形成空氣隙。
[0007]該專利主要通過優(yōu)化工藝設(shè)計(jì)獲得空氣隙結(jié)構(gòu)，并改善了器件的性能，但并未對空氣隙的器件結(jié)構(gòu)做出優(yōu)化設(shè)計(jì)。


【發(fā)明內(nèi)容】

[0008]鑒于上述問題，本發(fā)明提供一種NAND型閃存單元結(jié)構(gòu)的制備方法。
[0009]本發(fā)明解決技術(shù)問題所采用的技術(shù)方案為:
[0010]一種NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述方法包括:
[0011]步驟S1:提供一設(shè)置有字線區(qū)和位線區(qū)的硅襯底，且所述硅襯底中還設(shè)置有若干凸起于該硅襯底表面的淺溝槽隔離；
[0012]步驟S2:沉積隧穿氧化層覆蓋所述硅襯底的上表面及所述淺溝槽隔離暴露的表面后，繼續(xù)在所述隧穿氧化層的表面制備多晶硅浮柵層；
[0013]步驟S3:采用平坦化工藝，去除所述多晶硅浮柵層至位于所述淺溝槽隔離上方的所述隧穿氧化層的上表面后，沉積絕緣層覆蓋剩余的多晶硅浮柵層的上表面及所述隧穿氧化層暴露的表面；
[0014]步驟S4:刻蝕位于所述字線區(qū)上的所述絕緣層至所述剩余的多晶硅浮柵層的上表面，以形成字線凹槽；
[0015]步驟S5:對所述字線凹槽暴露的所述剩余的多晶硅浮柵層進(jìn)行減薄工藝，以形成浮柵，并沉積柵極絕緣層覆蓋剩余的絕緣層于浮柵上表面及所述字線凹槽的側(cè)壁；
[0016]步驟S6:制備多晶硅控柵層充滿所述字線凹槽，并對所述多晶硅控柵層進(jìn)行金屬硅化工藝后，以形成位于所述字線凹槽底部且覆蓋所述浮柵的控制柵，以及位于所述字線凹槽頂部且覆蓋所述控制柵的低電阻層；
[0017]步驟S7:去除位于所述字線凹槽之間的絕緣層至所述硅襯底的上表面，以形成上窄下寬的空氣隙凹槽；
[0018]步驟S8:對所述空氣隙凹槽暴露的硅襯底進(jìn)行離子注入，以于相鄰的空氣隙凹槽的底部形成對稱的源漏區(qū)；
[0019]步驟S9:密封所述空氣隙凹槽，以形成若干上窄下寬的空氣隙。
[0020]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述硅襯底包括NAND閃存區(qū)域和CMOS電路區(qū)域，且所述字線區(qū)和所述位線區(qū)設(shè)置于所述NAND閃存區(qū)域。
[0021]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述淺溝槽隔離的材質(zhì)為氧化物或氮化物。
[0022]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述平坦化工藝為化學(xué)機(jī)械拋光工藝。
[0023]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，采用化學(xué)氣相沉積法制備所述柵極絕緣層。
[0024]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述柵極絕緣層的材質(zhì)為0N0、HfO2> Ta2O5 或 Al2O3O
[0025]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述柵極絕緣層的厚度為10_20nm。
[0026]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述方法還包括:
[0027]采用Ni進(jìn)行所述金屬硅化工藝。
[0028]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述方法還包括:
[0029]采用快速熱處理或爐管熱處理進(jìn)行所述金屬硅化工藝。
[0030]上述的NAND型閃存單元結(jié)構(gòu)的制備方法，其中，所述低電阻層的材質(zhì)為NiSi。
[0031]上述技術(shù)方案具有如下優(yōu)點(diǎn)或有益效果:
[0032]通過本發(fā)明的方法能夠克服傳統(tǒng)空氣隙NAND閃存單元結(jié)構(gòu)隔離效果差，需要特別工藝設(shè)備的缺點(diǎn)，有效改進(jìn)NAND閃存中字線之間空氣隙的隔離效果，從而提高NAND閃存中字線的設(shè)計(jì)密度。

【專利附圖】

【附圖說明】
[0033]參考所附附圖，以更加充分的描述本發(fā)明的實(shí)施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對本發(fā)明范圍的限制。
[0034]圖1-8是本發(fā)明【背景技術(shù)】的工藝流程步驟中的對應(yīng)的結(jié)構(gòu)示意圖；
[0035]圖9-13是本發(fā)明具體實(shí)施例中的工藝流程步驟中的對應(yīng)的字線方向結(jié)構(gòu)示意圖；
[0036]圖14是本發(fā)明具體實(shí)施例中圖13對應(yīng)的俯視圖；
[0037]圖15-26是本發(fā)明具體實(shí)施例中的工藝流程步驟中的對應(yīng)的位線方向結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0038]本發(fā)明提供一種NAND型閃存單元結(jié)構(gòu)的制備方法。
[0039]本發(fā)明的核心思想是通過系于Gate last工藝手段，采用鑲嵌的方式在形成空氣隙結(jié)構(gòu)之后再進(jìn)行柵極結(jié)構(gòu)的制備，使所制備的閃存結(jié)構(gòu)能與目前的CMOS邏輯工藝兼容，并利用正三角的空氣隙結(jié)構(gòu)提高字線之間的隔離效果。
[0040]下面結(jié)合附圖對本發(fā)明方法進(jìn)行詳細(xì)說明
[0041]首先，提供一個硅晶圓襯底1，該硅晶圓襯底I為單晶，可以是單層結(jié)構(gòu)或多層結(jié)構(gòu)，并于該硅晶圓襯底上通過光刻與刻蝕工藝制備器件有源區(qū)和隔離區(qū)，形成CMOS電路區(qū)域A和NAND閃存陣列區(qū)域B，并分別對CMOS電路區(qū)域A和NAND閃存陣列區(qū)域B的隔離區(qū)中填充絕緣材料，形成CMOS電路區(qū)域淺溝槽隔離23，NAND閃存陣列區(qū)域淺溝槽隔離24與CMOS工藝中的氮化物層22，如圖9結(jié)構(gòu)所示。
[0042]其中，該工藝步驟中制備NAND閃存陣列區(qū)域B時，優(yōu)選使用兩次和多次曝光(Double/Multiple exposure)、自對準(zhǔn)間隔(self-aligned spacer)、重復(fù)間隔方法(repeated spacer approach)等工藝方法以增加NAND閃存陣列區(qū)域B中的圖形密度。
[0043]此外，CMOS電路區(qū)域淺溝槽隔離23和NAND閃存陣列區(qū)域淺溝槽隔離24中填充的絕緣材料優(yōu)選為相同的氧化物、氮化物或者是其它絕緣材料，也可分別使用兩種不同的絕緣材料。
[0044]然后，在CMOS電路區(qū)域A上方沉積一層掩膜材料層25，掩膜材料25的材質(zhì)可使用CMOS工藝中使用的任一種類的掩膜材料。并對NAND閃存陣列區(qū)域B上的氮化物層22部分進(jìn)行刻蝕，將其完全除去，如圖10結(jié)構(gòu)所示。
[0045]之后，在完成上述工藝步驟的NAND閃存陣列區(qū)域B上制備隧穿氧化層26和多晶硅浮柵層27，并除去掩膜材料層25，如圖11結(jié)構(gòu)所示。其中制備隧穿氧化層26和多晶硅浮柵層27的制備工藝為本領(lǐng)域公知常識，于此不做累述。
[0046]隨后，采用化學(xué)機(jī)械拋光法對完成上述工藝步驟的硅晶圓襯底進(jìn)行拋光，將多晶硅浮柵層27拋光至NAND閃存陣列區(qū)域隔離區(qū)24上方的隧穿氧化層26的上表面，如圖12結(jié)構(gòu)所示。拋光工藝過程中，優(yōu)選使用對多晶硅拋光比較快，對氧化物和氮化物拋光比較慢的磨料和其它拋光條件。
[0047]此外，由于CMOS電路區(qū)域A上方有氮化物層22 ’的保護(hù)，可對完成上述工藝步驟的硅晶圓襯底進(jìn)行過拋，以進(jìn)一步減少余留多晶硅浮柵層27 ’的厚度。
[0048]之后，于完成上述工藝步驟的硅晶圓襯底上表面制備一層絕緣層，再將NAND閃存陣列區(qū)域B中字線上方絕緣層的部分刻蝕除去，形成字線凹陷216，如圖13和圖14結(jié)構(gòu)所示結(jié)構(gòu)。
[0049]然后，以經(jīng)過刻蝕的絕緣層28為掩膜，對余留多晶硅浮柵層27 ’進(jìn)行刻蝕，進(jìn)一步減少余留多晶硅浮柵層27 '的厚度，形成浮柵27'丨，如圖15結(jié)構(gòu)所示。
[0050]隨后，以化學(xué)氣相沉積法工藝對硅晶圓襯底上表面沉積一層?xùn)艠O絕緣層29，該柵極絕緣層的材質(zhì)優(yōu)選為氧化物/氮化物/氧化物的絕緣層，或HfO2的絕緣層，或Ta205、Al2O3等高介電常數(shù)的絕緣層材料，該柵極絕緣層的厚度優(yōu)選為10-20nm (如1nm, 15nm或20nm),如圖16結(jié)構(gòu)所示。
[0051]隨后，對娃晶圓襯底上表面沉積一層多晶娃層210,如圖17結(jié)構(gòu)所不。
[0052]然后，對硅晶圓襯底進(jìn)行化學(xué)機(jī)械拋光工藝，以除去多晶硅層210多余的部分，僅保留控制柵極區(qū)域的多晶硅，已形成所需的多晶硅控制柵層210丨，如圖18結(jié)構(gòu)所示。
[0053]隨后，對娃晶圓襯底上表面沉積一層金屬材料211,優(yōu)選的工藝方式為物理氣相沉積法，該金屬材料層11的材質(zhì)優(yōu)選為金屬Ni,厚度優(yōu)選為50-150nm(如50nm,70nm或150nm)，如圖19結(jié)構(gòu)所示。
[0054]然后，對完成金屬材料層211沉積工藝的硅晶圓襯底進(jìn)行熱處理，使金屬材料層211于多晶硅控制柵層210丨上層發(fā)生化學(xué)反應(yīng)，形成低電阻層212，而多晶硅控制柵層210 /下層則不發(fā)生反應(yīng)，形成控制柵210'丨。然后使用濕法腐蝕的工藝方式腐蝕掉未反應(yīng)完全的金屬材料層，如圖20結(jié)構(gòu)所示。該步驟工藝的目的是獲得比純多晶硅材質(zhì)的柵極具有更好導(dǎo)電性的控制柵極，以提高芯片的性能。
[0055]其中，對硅晶圓襯底進(jìn)行熱處理所采用的工藝方式優(yōu)選為快速熱處理(RTA)或爐管熱處理工藝
[0056]然后，對硅晶圓襯底上表面沉積一層第二掩膜層25'，并對第二掩膜層25'進(jìn)行光刻工藝，暴露NAND閃存陣列區(qū)域B上的剩余的絕緣層28部分，如圖21結(jié)構(gòu)所示。
[0057]然后，以第二掩膜層25丨為刻蝕模板，將NAND閃存陣列區(qū)域B上剩余的絕緣層28字線與字線之間的部分刻蝕去除，形成空氣隙凹槽213，如圖22結(jié)構(gòu)所示。其中，刻蝕工藝優(yōu)選為各項(xiàng)同性的干法或濕法刻蝕工藝。
[0058]然后，以第二掩膜層25丨為刻蝕模板，將NAND閃存陣列區(qū)域B上字線與字線之間的余留多晶硅浮柵層27丨的部分刻蝕去除，如圖23結(jié)構(gòu)所示。其中，刻蝕工藝優(yōu)選為各項(xiàng)同性的多晶硅干法刻蝕工藝。
[0059]之后，對硅晶圓襯底上表面沉積一層第三掩膜層25 ''，并使用光刻工藝將第三掩膜層25'丨位于形成空氣隙凹槽213上方的部分去除，并以第三掩膜層25'丨為掩膜，對硅晶圓襯底進(jìn)行N型離子注入，已形成NAND型閃存單元的對稱源、漏極14，如圖24結(jié)構(gòu)所示。
[0060]然后，去除第三掩膜層25 ' ’，并在硅晶圓襯底上表面沉積一層第二絕緣層215，使空氣隙凹槽213上空封閉，形成空氣隙213 ^，該步驟中，由于空氣隙213 ^為正三角形，上口很小，故在沉積第二絕緣層215時，空氣隙很容易被保存下來，如圖25結(jié)構(gòu)所示。
[0061]最后，除去CMOS電路區(qū)域A上方的第二絕緣層215與柵極絕緣層28 ’，如圖26結(jié)構(gòu)所示。
[0062]綜上所述，本發(fā)明提出了一種基于Gate Last多晶硅柵極工藝的正三角空氣隙NAND型閃存單元結(jié)構(gòu)及制備方法，包括采用氮化物凹陷(recess)、化學(xué)機(jī)械拋光和刻蝕的方法制備超薄多晶娃浮柵，采用鑲嵌(Damascene)的方法制備多晶娃控制柵極和正三角空氣隙，然后進(jìn)行源漏極的離子注入。與目前基于多晶硅柵極的先進(jìn)CMOS邏輯工藝兼容，并能克服傳統(tǒng)空氣隙NAND閃存單元結(jié)構(gòu)隔離效果差、需要特別工藝設(shè)備的缺點(diǎn)。
[0063]對于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
【權(quán)利要求】
1.一種NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述方法包括: 步驟S1:提供一設(shè)置有字線區(qū)和位線區(qū)的硅襯底，且所述硅襯底中還設(shè)置有若干凸起于該娃襯底表面的淺溝槽隔離； 步驟S2:沉積隧穿氧化層覆蓋所述硅襯底的上表面及所述淺溝槽隔離暴露的表面后，繼續(xù)在所述隧穿氧化層的表面制備多晶硅浮柵層； 步驟S3:采用平坦化工藝，去除所述多晶硅浮柵層至位于所述淺溝槽隔離上方的所述隧穿氧化層的上表面后，沉積絕緣層覆蓋剩余的多晶硅浮柵層的上表面及所述隧穿氧化層暴露的表面； 步驟S4:刻蝕位于所述字線區(qū)上的所述絕緣層至所述剩余的多晶硅浮柵層的上表面，以形成字線凹槽； 步驟S5:對所述字線凹槽暴露的所述剩余的多晶硅浮柵層進(jìn)行減薄工藝，以形成浮柵，并沉積柵極絕緣層覆蓋剩余的絕緣層于浮柵上表面及所述字線凹槽的側(cè)壁； 步驟S6:制備多晶硅控柵層充滿所述字線凹槽，并對所述多晶硅控柵層進(jìn)行金屬硅化工藝后，以形成位于所述字線凹槽底部且覆蓋所述浮柵的控制柵，以及位于所述字線凹槽頂部且覆蓋所述控制柵的低電阻層； 步驟S7:去除位于所述字線凹槽之間的絕緣層至所述硅襯底的上表面，以形成上窄下寬的空氣隙凹槽； 步驟S8:對所述空氣隙凹槽暴露的硅襯底進(jìn)行離子注入，以于相鄰的空氣隙凹槽的底部形成對稱的源漏區(qū)； 步驟S9:密封所述空氣隙凹槽，以形成若干上窄下寬的空氣隙。
2.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述硅襯底包括NAND閃存區(qū)域和CMOS電路區(qū)域，且所述字線區(qū)和所述位線區(qū)設(shè)置于所述NAND閃存區(qū)域。
3.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述淺溝槽隔離的材質(zhì)為氧化物或氮化物。
4.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述平坦化工藝為化學(xué)機(jī)械拋光工藝。
5.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，采用化學(xué)氣相沉積法制備所述柵極絕緣層。
6.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述柵極絕緣層的材質(zhì)為 0N0、HfO2, Ta2O5 或 Α1203。
7.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述柵極絕緣層的厚度為10-20nm。
8.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述方法還包括: 采用Ni進(jìn)行所述金屬硅化工藝。
9.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述方法還包括: 采用快速熱處理或爐管熱處理進(jìn)行所述金屬硅化工藝。
10.如權(quán)利要求1所述的NAND型閃存單元結(jié)構(gòu)的制備方法，其特征在于，所述低電阻層的材質(zhì)為NiSi。
【文檔編號】H01L21/8247GK104269381SQ201410531622
【公開日】2015年1月7日 申請日期:2014年10月10日 優(yōu)先權(quán)日:2014年10月10日
【發(fā)明者】亢勇, 陳邦明 申請人:上海新儲集成電路有限公司