測試系統(tǒng)以及半導體元件的制作方法
【專利摘要】本發(fā)明披露了一種測試系統(tǒng)以及半導體元件。該測試系統(tǒng)，用以在晶圓級燒入測試期間檢測是否有一或多個聯(lián)結性失效狀況發(fā)生于一測試機臺和一待測晶圓的傳輸路徑上。依據(jù)本發(fā)明一實施例，該測試系統(tǒng)包含一探針卡和n個晶片。該探針卡包含m個第一信號接點，用以接收來自該測試機臺的m個測試信號；n個第二信號接點，用以提供該測試機臺n個測試結果；和一接點陣列。該探針卡借助多個探針與該待測晶圓接觸。依此方式，該測試系統(tǒng)可檢測是否有一或多個短路或開路發(fā)生于該測試機臺和該待測晶圓的傳輸路徑上。
【專利說明】測試系統(tǒng)以及半導體元件

【技術領域】
[0001] 本發(fā)明涉及一種測試系統(tǒng)以及一種執(zhí)行于該測試系統(tǒng)的半導體元件。

【背景技術】
[0002] 在傳統(tǒng)集成電路（Integrated Circuit, 1C)制造過程中，多個分散的1C會以晶片 (chip)或晶粒（dice)的形式形成于一半導體晶圓（wafer)上。當制造過程完成后，該晶圓 會切割以分隔成獨立的晶片。每一晶片接著封裝至模塊中或是合并至較大的系統(tǒng)中。
[0003] 由于晶圓先天的瑕疵，或是制造過程中單一或多個步驟的缺陷，一些封裝后的晶 片可能無法依預期設計而運作。這些缺陷可能在早期顯現(xiàn)或者可能在晶片運作一段時間 后才會顯示。為了識別這些缺陷的晶片，一燒入（burn-in)步驟會執(zhí)行于晶片上。在燒入 步驟中，晶片會加熱至一高溫，且一測試控制器會靜態(tài)或動態(tài)地施加一組偏壓電壓至所選 擇的晶片上以使所選擇的晶片有電流流過。在燒入步驟后，晶片會經歷一晶片探測（Chip Probe，CP)測試步驟以在封裝前篩選出缺陷的晶片。
[0004] 在傳統(tǒng)的晶圓級（wafer level)燒入步驟中，晶片僅接收一組偏壓電壓，而不會傳 回數(shù)據(jù)至測試控制器。因此，該控制器無法確認燒入步驟是否確實地執(zhí)行。舉例而言，在控 制器和晶片之間可能有短路或開路的狀態(tài)發(fā)生，使得偏壓電壓無法傳送至晶片。因此，燒入 步驟沒有實際完成，且控制器在后續(xù)的CP測試步驟中可能會誤判缺陷的晶片。


【發(fā)明內容】

[0005] 本發(fā)明的目的之一在于提供一種測試系統(tǒng)，用以執(zhí)行一晶圓級燒入測試。
[0006] 依據(jù)本發(fā)明一實施例，該測試系統(tǒng)包含一探針卡和η個晶片。每一探針卡包含m個 第一信號接點，η個第二信號接點和一接點陣列。這些m個第一信號接點用以接收來自一測 試機臺的m個第一測試通道的m個測試信號，m為一正整數(shù)。這些η個第二信號接點，用以提 供η個測試結果至該測試機臺的η個第二測試通道，η為一正整數(shù)。該接點陣列包含（m+1) 個行和η個列，每一行具有η個接點而每一列具有（m+1)個接點，其中，在一第一行中的η個 接點的每一個電性連接至η個第二信號接點中對應的一個，而在一第i行中的η個接點的 每一個電性連接至m個第一信號接點中對應的一個，其中i為正整數(shù)，且2 = i = (m+1)。
[0007] 本發(fā)明的另一目的在于提供一種半導體元件，用以執(zhí)行一聯(lián)結性測試。
[0008] 依據(jù)本發(fā)明一實施例，該半導體元件包含m個輸入墊，一檢測電路和一檢查墊。這 些m個輸入墊中的每一個接收來自一外部機臺的m個測試信號中對應的一個。該檢測電路 用以接收來自該m個輸入墊的輸入信號以在該檢查墊產生一輸出信號。該檢查墊用以提供 該輸出信號至該測試機臺。

【專利附圖】

【附圖說明】
[0009] 圖1顯示結合本發(fā)明一實施例的用以執(zhí)行一晶圓級燒入測試的測試系統(tǒng)的方塊 圖
[0010] 圖2顯示結合本發(fā)明一實施例的探針卡的平面配置圖。
[0011] 圖3顯示結合本發(fā)明一實施例的該測試系統(tǒng)在聯(lián)結性測試時的運作。
[0012] 圖4顯示結合本發(fā)明一實施例的晶片的檢測電路的電路圖。
[0013] 圖5顯示圖4中的該檢測電路運作時的時序圖。
[0014] 圖6顯示該測試系統(tǒng)在聯(lián)結性測試時的運作。
[0015] 圖7顯示該測試系統(tǒng)在聯(lián)結性測試時的運作。
[0016] 圖8顯示該測試系統(tǒng)在聯(lián)結性測試時的運作。
[0017] 圖9顯示結合本發(fā)明另一實施例的探針卡的平面配置圖。
[0018] 圖10顯示結合本發(fā)明一實施例的該晶片的部份電路圖。
[0019] 圖11顯示圖10的致能電路運作時的時序圖。

【具體實施方式】
[0020] 本發(fā)明在此揭示一測試系統(tǒng)以執(zhí)行一晶圓級燒入測試（wafer level burn-in test)。此處的「晶圓級燒入測試」是指晶片會在晶圓級狀態(tài)進行一聯(lián)結性（continuity) 測試，接著進行一燒入步驟，最后借助一 CP測試步驟以在封裝前篩選出有缺陷的晶片。
[0021] 圖1顯示結合本發(fā)明一實施例的用以執(zhí)行一晶圓級燒入測試的測試系統(tǒng)100的方 塊圖。如圖1所示，該測試系統(tǒng)100包含一測試系統(tǒng)控制器10,其可以為一自動測試裝置 (Automatic Test Equipment, ATE)或是一通用用途計算機。該測試系統(tǒng)控制器10經由一 通訊排線12連接至一測試頭（test head) 14。
[0022] 該測試頭14可能包含一基座16,借此連接一探針卡（probe card) 18。該探針卡 18是作為該測試頭14和一待測晶圓22之間的介面。該探針卡18可經由整合于該探針卡 18上的多個探針20與該待測晶圓22接觸。
[0023] 該測試系統(tǒng)100還包含一階臺24以放置該待測晶圓22。如圖2所示，該探針卡18 包含多個墊18_1至18_7。這些墊18_1至18_7被配置以接收來自圖1的該測試系統(tǒng)控制 器10的測試信號，并傳回測試結果至該測試系統(tǒng)控制器10。該探針卡18還包含一接點陣 列19,其由多個橫行R0W1, R0W2, R0W3, R0W4,和R0W5以及多個直列C0L1, C0L2,和C0L3所 組成。如圖2所示，每一行由三個接點所組成，而每一列由五個接點所組成。該接點陣列19 中的接點19_1至19_15被配置以傳送測試信號至圖1的晶圓22上的晶片30, 32,和34,并 借助圖1中對應的探針20傳回測試結果。
[0024] 如圖1所示，在本發(fā)明一實施例中，在燒入步驟開始前，該測試系統(tǒng)控制器10傳送 一指令至該測試頭14以執(zhí)行一聯(lián)結性（continuity)測試。該聯(lián)結性測試決定在該測試頭 14和該待測晶圓22之間是否有故障狀態(tài)發(fā)生。舉例而言，一探針20可能損害，導致無法連 接晶片上對應的墊；或者晶片上的墊可能短路至一電源線或地線。當一短路或一開路狀況 發(fā)生于數(shù)據(jù)傳輸路徑上時，該測試系統(tǒng)控制器10無法傳送正確的偏壓電壓至待測晶片，也 無法有效地接收測試結果。因此，該聯(lián)結性測試會在初始時執(zhí)行以確保無短路或開路狀況 發(fā)生。
[0025] 圖3顯示結合本發(fā)明一實施例的該測試系統(tǒng)100在聯(lián)結性測試時的運作。如圖3 所示，該測試頭14包含一組通道CH1至CH4,每一通道負責傳送數(shù)據(jù)至該探針卡18上對應 的墊。更具體的例示，該通道CH1產生第一測試信號至該探針卡18上的墊18_1 ;該通道CH2 產生第二測試信號至該探針卡18上的墊18_2 ;該通道CH3產生第三測試信號至該探針卡 18上的墊18_3 ;而該通道CH4產生第四測試信號至該探針卡18上的墊18_4。
[0026] 如圖3所示，由于該接點陣列19中的接點19_4, 19_5,和19_6是經由一走線191 彼此電性連接，來自該通道CH1的第一測試信號可以同時傳送至接點19_4, 19_5,和19_6。 類似地，來自該通道CH2的第二測試信號可以同時傳送至接點19_7, 19_8,和19_9 ;來自該 通道CH3的第三測試信號可以同時傳送至接點19_10, 19_11，和19_12 ;而來自該通道CH4 的第四測試信號可以同時傳送至接點19_13, 19_14,和19_15。
[0027] 如圖1所示，位于該晶圓22上方的該探針卡18可經由整合于該探針卡18上的多 個探針20與該待測晶圓22接觸。這些探針20被設置以與該待測晶圓22上每一晶片的配 置墊接觸。具體而言，如圖3所示，該接點陣列19中的列C0L1的接點19_4, 19_7, 19_10， 和19_13經由圖1中對應的探針與晶片30上的墊30_1，30_2, 30_3,和30_4電性連接； 列C0L2的接點19_5, 19_8, 19_11，和19_14經由圖1中對應的探針與晶片32上的墊 32_1，32_2, 32_3,和 32_4 電性連接；列 C0L3 的接點 19_6, 19_9, 19_12,和 19_15 經由圖 1 中對應的探針與晶片34上的墊34_1，34_2, 34_3,和34_4電性連接。
[0028] 以下參照圖1至圖3說明該測試系統(tǒng)100在聯(lián)結性測試時的運作。首先，該測試 系統(tǒng)100經由該通訊排線12產生并行的測試信號至該測試頭14中的通道CH1至CH4。該 探針卡18在接收來自該測試頭14的測試信號后，傳送這些信號至該待測晶圓22上的晶片 30, 32,和34。這些晶片接收來自該探針卡18的測試信號后，根據(jù)這些信號運作。在此架 構下，該晶片30的墊30_1，該晶片32的墊32_1，和該晶片34的墊34_1會同時接收來自 該通道CH1的測試信號；該晶片30的墊30_2,該晶片32的墊32_2,和該晶片34的墊34_2 會同時接收來自該通道CH2的測試信號；該晶片30的墊30_3,該晶片32的墊32_3，和該 晶片34的墊34_3會同時接收來自該通道CH3的測試信號；該晶片30的墊30_4,該晶片32 的墊32_4,和該晶片34的墊34_4會同時接收來自該通道CH4的測試信號。
[0029] 在接收來自該探針卡18的測試信號后，一檢測電路會使用以檢測是否有一聯(lián)結 性失效狀況，例如一開路或短路狀況，發(fā)生于該測試頭14和該待測晶圓22之間的傳輸路 徑。圖4顯示結合本發(fā)明一實施例的晶片30的檢測電路301，晶片32的檢測電路321，和 晶片34的檢測電路341的電路圖。如圖4所示，該晶片30的檢測電路301包含一邏輯電 路302,一 PM0S晶體管M1，和一 NM0S晶體管M2。在本實施例中，該邏輯電路302由一與門 電路XI，一反相器X2, 一與非門電路X3,和一或非門電路X4所組成。該晶片32的該檢測電 路321和該晶片34的該檢測電路341的電路結構與該晶片32的檢測電路321相同，故電 路的細節(jié)將不再贅述。
[0030] 如圖4所示，該晶片30的該檢測電路301由這些墊30_1，30_2,30_3,和30_4接收 這些信號Ll，L2, L3,和L4后，在剩余的墊30_5會產生一檢測結果L5。同理，該晶片32的 該檢測電路321由這些墊32_1，32_2, 32_3,和32_4接收這些信號Ll，L2, L3,和L4后，在 剩余的墊32_5會產生一檢測結果；該晶片34的該檢測電路341由這些墊34_1，34_2, 34_3， 和34_4接收這些信號Ll，L2, L3,和L4后，在剩余的墊34_5會產生一檢測結果。
[0031] 圖5顯示圖4中的該檢測電路301運作時的時序圖。如圖5所示，在時間tl前， 該測試信號L1位于一邏輯0電平。當信號L1位于邏輯0電平時，圖4中的PM0S晶體管Ml 和NM0S晶體管M2截止，使得該墊30_5上的信號為浮接信號。在時間tl后，輸入信號L2 至L4中一次僅有一個信號改變其邏輯電平。舉例而言，在時間tl和t2之間輸入信號L2 至L4均位于邏輯1電平。接著，在時間t2和t3之間輸入信號L2會轉變至邏輯0電平，而 其他信號L3和L4維持不變。該檢測電路301會根據(jù)輸入信號L2至L4的不同邏輯電平提 供該輸出信號L5。該檢測電路301的真值表如下所示：
[0032] 表 1
[0033]

【權利要求】
1. 一種測試系統(tǒng)，用以執(zhí)行一晶圓級燒入測試，包括： 一探針卡； m個第一信號接點，用以接收來自一測試機臺的m個第一測試通道的m個測試信號，m 為一正整數(shù)； η個第二信號接點，用以提供η個測試結果至該測試機臺的η個第二測試通道的，η為 一正整數(shù)；和 一個接點陣列，包含（m+Ι)個行和η個列，每一行具有η個接點而每一列具有（m+Ι)個 接點，其中，在一第一行中的η個接點的每一個電性連接至η個第二信號接點中對應的一 個，而在一第i行中的η個接點的每一個電性連接至m個第一信號接點中對應的一個，其中 i為正整數(shù)，且2蘭i蘭（m+Ι);以及 η個晶片，每一晶片包含： m個輸入墊，其中這些輸入墊中的每一個，借助該接點陣列中的η個列中的其中一列的 m個接點，接收來自該測試機臺的m個測試信號中對應的一個； 一檢測電路，用以接收來自該m個輸入墊的輸入信號以在一檢查墊產生一輸出信號； 和 該檢查墊，借助該接點陣列中的η個列中的其中一列的一個接點，提供η個測試結果的 其中一個至該測試機臺。
2. 根據(jù)權利要求1所述的測試系統(tǒng)，其中該測試系統(tǒng)在封裝前依序執(zhí)行一聯(lián)結性測 試，一燒入步驟和一晶片探測測試步驟。
3. 根據(jù)權利要求2所述的測試系統(tǒng)，其中該測試系統(tǒng)借助改變m個測試信號中其中一 個的邏輯電平以獲得η個測試結果。
4. 根據(jù)權利要求3所述的測試系統(tǒng)，其中該測試機臺借助該η個測試結果決定是否有 一短路發(fā)生于該探針卡和這些晶片之間的傳輸路徑。
5. 根據(jù)權利要求3所述的測試系統(tǒng)，其中該測試機臺借助該η個測試結果決定是否有 一開路發(fā)生于該探針卡和這些晶片之間的傳輸路徑。
6. 根據(jù)權利要求1所述的測試系統(tǒng)，其中該第i行中的η個接點的每一個借助一電阻 電性連接至m個第一信號接點中對應的一個。
7. 根據(jù)權利要求1所述的測試系統(tǒng)，其中這些第二信號接點中的每一個借助一電阻電 性連接一固定電壓源。
8. 根據(jù)權利要求1所述的測試系統(tǒng)，其中該檢測電路包括： 一邏輯電路，用以接收來自該m個輸入墊的這些輸入信號； 一 PMOS晶體管，具有一柵極以接收來自該邏輯電路的一第一輸出信號；以及 一 NMOS晶體管，具有一柵極以接收來自該邏輯電路的一第二輸出信號； 其中該PMOS晶體管和該NMOS晶體管電性連接至該檢查墊。
9. 根據(jù)權利要求8所述的測試系統(tǒng)，其中該檢查墊被用以測試和接合用途，該m個輸入 墊中的其中一個僅用以測試用途，而這些m個輸入墊中的其它者被用以測試和接合用途。
10. 根據(jù)權利要求9所述的測試系統(tǒng)，其中該晶片包括： 一上拉元件，用以接收一啟動信號以提供一上拉信號； 一第一反相器，用以接收該上拉信號以提供一不致能信號，借此在該晶片封裝后關閉 該PMOS晶體管和該NMOS晶體管；以及 一第二反相器，用以接收該不致能信號以產生該上拉信號； 其中該第一反相器與第二反相器相比具有較弱的驅動能力。
11. 一種半導體元件，用以執(zhí)行一聯(lián)結性測試，包括： m個輸入墊，其中這些輸入墊中的每一個接收來自一外部機臺的m個測試信號中對應 的一個； 一檢測電路，用以接收來自該m個輸入墊的輸入信號以在一檢查墊產生一輸出信號； 以及 該檢查墊，用以提供該輸出信號至該外部機臺。
12. 根據(jù)權利要求11所述的半導體元件，其中該外部機臺依序改變m個測試信號中其 中一個的邏輯電平以產生該輸出信號。
13. 根據(jù)權利要求12所述的半導體元件，其中該檢測電路包括： 一邏輯電路，用以接收來自該m個輸入墊的這些輸入信號； 一 PM0S晶體管，具有一柵極以接收來自該邏輯電路的一第一輸出信號；以及 一 NM0S晶體管，具有一柵極以接收來自該邏輯電路的一第二輸出信號； 其中該PM0S晶體管和該NM0S晶體管電性連接至該檢查墊。
14. 根據(jù)權利要求9所述的半導體元件，其中該半導體元件還包括： 一上拉元件，用以接收一啟動信號以提供一上拉信號； 一第一反相器，用以接收該上拉信號以提供一不致能信號，借此關閉該PM0S晶體管和 該NM0S晶體管；以及 一第二反相器，用以接收該不致能信號以產生該上拉信號； 其中該第一反相器與第二反相器相比具有較弱的驅動能力。
【文檔編號】H01L21/66GK104280651SQ201410327047
【公開日】2015年1月14日 申請日期:2014年7月10日 優(yōu)先權日:2013年7月10日
【發(fā)明者】許人壽, 吳柏勛 申請人:晶豪科技股份有限公司