具有自保護熔絲的半導體器件及其制造方法
【專利摘要】本發(fā)明提供了一種具有金屬熔絲的半導體器件。金屬熔絲連接電部件(例如，晶體管)和現(xiàn)有的接地的偽部件。金屬熔絲的保護可以設計為起始于金屬化形成工藝的開始階段。接地的偽部件在整個后段制程工藝期間為等離子體充電提供至地面的路徑。金屬熔絲是與二極管(電路級保護)相反的工藝級保護。作為工藝級保護，金屬熔絲保護隨后形成的電路。此外，不同于已經(jīng)實施的內(nèi)部偽圖案，金屬熔絲在芯片中不需要額外的有源區(qū)。本發(fā)明還提供了一種制造半導體器件的方法。
【專利說明】具有自保護熔絲的半導體器件及其制造方法

【技術領域】
[0001] 本發(fā)明總體涉及半導體領域，更具體地，涉及利用等離子體工藝制造的半導體器 件。

【背景技術】
[0002] 對更小的電子器件的消費需求已導致半導體制造領域中為微型化作出的各種努 力。隨著微型化的發(fā)展，等離子體工藝（例如，等離子體蝕刻或沉積工藝）越來越多地應用 于集成電路（1C)芯片的制造工藝中。例如，等離子體包括流過被加工的材料直至到達柵極 結(jié)構(gòu)下方的薄氧化層的離子。薄氧化層可以被擊穿或可以降低晶體管的閾值電壓（Vt)或 引起晶體管的閾值電壓（Vt)漂移。在相同條件下，當閾值電壓漂移時，受到影響的晶體管 的飽和電流小于沒有被等離子體電流破壞的晶體管的飽和電流。因此，等離子體誘導損傷 (PID)可引起M0SFET的參數(shù)劣化。
[0003] 諸如二極管的保護可用于保護1C免受PID ;然而，芯片中用于保護二極管布局的 額外有源區(qū)不利于微型化。另外，這樣的電路級保護在制造期間不能提供保護。目前對PID 問題的解決方案不是在各方面都盡如人意。


【發(fā)明內(nèi)容】

[0004] 根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，包括：襯底，其中形成有有源區(qū) 和接地的偽部件；柵疊件，形成在有源區(qū)上方；第一電接觸件和第二電接觸件，第一電接觸 件與柵疊件接觸，第二電接觸件電連接至偽部件；多個圖案化的金屬層，每個圖案化的金屬 層都包括分別電連接至第一電接觸件和第二電接觸件的第一金屬圖案和第二金屬圖案，并 且第一金屬圖案和第二金屬圖案通過金屬間介電層分隔開；鈍化層，位于多個圖案化的金 屬層中最頂部的圖案化的金屬層上方；
[0005] 第一金屬焊盤和第二金屬焊盤，第一金屬焊盤電連接至第一電接觸件，第二金屬 焊盤電連接至第二電接觸件；以及
[0006] 金屬熔絲，連接兩個金屬部件，其中，兩個金屬部件中的第一個直接連接至第一電 接觸件，而兩個金屬部件中的第二個直接連接至第二電接觸件，并且兩個金屬部件是第一 金屬焊盤和第二金屬焊盤或是多個圖案化的金屬層中的一個金屬層中的第一金屬圖案和 第二金屬圖案。
[0007] 優(yōu)選地，偽部件是第一導電類型的阱。
[0008] 優(yōu)選地，金屬熔絲在寬度尺寸上是金屬部件的十分之一至五分之一。
[0009] 優(yōu)選地，兩個金屬部件是位于最頂部的圖案化的金屬層中的第一金屬圖案和第二 金屬圖案。
[0010] 優(yōu)選地，兩個金屬部件是位于鈍化層上的第一金屬焊盤和第二金屬焊盤。
[0011] 根據(jù)本發(fā)明的另一方面，提供了一種半導體器件，包括：襯底，其中形成有有源區(qū) 和接地的偽部件；柵疊件，形成在有源區(qū)上方；介電材料層，位于襯底和柵疊件上方；第一 電接觸件和第二電接觸件，第一電接觸件與柵疊件接觸，第二電接觸件電連接至偽部件；多 個圖案化的金屬層，每個圖案化的金屬層都包括分別電連接至第一電接觸件和第二電接觸 件的第一金屬圖案和第二金屬圖案，并且第一金屬圖案和第二金屬圖案通過金屬間介電層 分隔開；鈍化層，位于圖案化的金屬層中的最頂部的層的上方；第一金屬焊盤和第二金屬 焊盤，第一金屬焊盤電連接至第一電接觸件，第二金屬焊盤電連接至第二電接觸件；以及匹 配的短截線，位于兩個金屬部件上，其中，兩個金屬部件中的第一個直接連接至第一電接觸 件，而兩個金屬部件中的第二個直接連接至第二電接觸件，并且兩個金屬部件是第一金屬 焊盤和第二金屬焊盤或者是多個圖案化的金屬層中的一個金屬層中的第一金屬圖案和第 二金屬圖案。
[0012] 優(yōu)選地，偽部件是第一導電類型的阱。
[0013] 優(yōu)選地，匹配的短截線在寬度尺寸上是金屬部件的十分之一至五分之一。
[0014] 優(yōu)選地，兩個金屬部件是位于最頂部的層中的第一金屬圖案和第二金屬圖案
[0015] 優(yōu)選地，兩個金屬部件是位于鈍化層上或鈍化層中的第一金屬焊盤和第二金屬焊 盤。
[0016] 根據(jù)本發(fā)明的又一方面，提供了一種制造半導體器件的方法，方法包括：在襯底中 形成有源區(qū)；在有源區(qū)上方形成柵疊件和接地的偽部件；在柵疊件上形成第一電接觸件， 并且形成電連接至接地的偽部件的第二電接觸件；沉積并且圖案化由金屬間介電層分隔開 的多個金屬層，每個圖案化的金屬層都具有分別電連接至第一電接觸件和第二電接觸件的 第一金屬圖案和第二金屬圖案；在圖案化的金屬層中的最頂部的層的上方沉積鈍化層；通 過等離子體蝕刻工藝形成具有電連接至第一電接觸件的第一金屬焊盤和電連接至第二電 接觸件的第二金屬焊盤的金屬焊盤層；在兩個金屬部件之間形成金屬熔絲，其中，兩個金屬 部件中的第一個直接連接至第一電接觸件，而兩個金屬部件中的第二個直接連接至第二電 接觸件；并且兩個金屬部件是第一金屬焊盤和第二金屬焊盤或者是多個圖案化的金屬層中 的一個金屬層中的第一金屬圖案和第二金屬圖案；以及使金屬熔絲斷開。
[0017] 優(yōu)選地，通過濕蝕刻工藝或干蝕刻工藝使位于第一圖案和第二圖案之間的金屬熔 絲斷開。
[0018] 優(yōu)選地，通過濕蝕刻工藝或干蝕刻工藝使位于最頂部的層中的第一圖案和第二圖 案之間的金屬熔絲斷開。
[0019] 優(yōu)選地，位于第一金屬焊盤和第二金屬焊盤之間的金屬熔絲位于鈍化層上。
[0020] 優(yōu)選地，位于第一金屬焊盤和第二金屬焊盤之間的金屬熔絲位于鈍化層中。
[0021] 優(yōu)選地，通過在等離子體蝕刻工藝中積累的等離子體電荷浪涌使金屬熔絲斷開。
[0022] 優(yōu)選地，通過在等離子體蝕刻工藝中積累的等離子體電荷浪涌使金屬熔絲斷開。
[0023] 優(yōu)選地，金屬熔絲在寬度尺寸上是金屬部件的十分之一至五分之一。
[0024] 優(yōu)選地，金屬熔絲在寬度尺寸上是金屬部件的十分之一至五分之一。
[0025] 優(yōu)選地，形成接地的偽部件包括在具有第二導電類型的襯底中注入第一導電類型 的摻雜劑。

【專利附圖】

【附圖說明】
[0026] 本發(fā)明的實施例最好在閱讀以下詳細描述時結(jié)合附圖來理解。應該注意，根據(jù)工 業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的論述，各個部件的尺寸可以 任意地增大或縮小。
[0027] 圖1是現(xiàn)有技術中的半導體器件的立體圖。
[0028] 圖2A是根據(jù)本發(fā)明各個實施例的半導體器件的一部分的立體圖。
[0029] 圖2B是根據(jù)本發(fā)明各個實施例的半導體器件的金屬焊盤層的示意性頂視圖。
[0030] 圖3A是根據(jù)本發(fā)明各個實施例的半導體器件的一部分的立體圖。
[0031] 圖3B是根據(jù)本發(fā)明各個實施例的半導體器件的金屬焊盤層的示意性頂視圖。
[0032] 圖4A是根據(jù)本發(fā)明各個實施例的半導體器件的一部分的立體圖。
[0033] 圖4B是根據(jù)本發(fā)明各個實施例的半導體器件的金屬焊盤層的示意性頂視圖。
[0034] 圖5A至圖5C是根據(jù)本發(fā)明各個實施例的半導體器件的沉積層的斷開的金屬熔絲 的立體圖。
[0035] 圖6A至圖6D是根據(jù)本發(fā)明各個實施例的半導體器件的一部分在各個制造階段的 截面圖。
[0036] 圖7是根據(jù)本發(fā)明各個實施例的制造半導體器件的方法的流程圖。

【具體實施方式】
[0037] 通過以下實施例來描述本發(fā)明。應當理解，以下公開內(nèi)容提供了用于實現(xiàn)各個實 施例的不同特征的多個不同的實施例或?qū)嵗?。下面描述了部件和布置的具體實例以簡化本 發(fā)明。那些本領域普通技術人員在閱讀完本發(fā)明之后可以很容易地理解本發(fā)明的其他優(yōu)勢 和功能。當然，這些僅僅是實例，但不旨在限制本發(fā)明。在不背離本發(fā)明的范圍下，基于不 同的觀點和應用，可以修改說明書中描述的各種細節(jié)。
[0038] 例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和 第二部件以直接接觸的方式形成的實施例，也可以包括在第一部件和第二部件之間可以形 成附加部件，從而使得第一部件和第二部件不直接接觸的實施例。此外，本發(fā)明可在各個實 例中重復參考標號和/或字符。該重復是為了簡化和清楚的目的，但其本身不表明所論述 的各個實施例和/或配置之間的關系。
[0039] 如本文中使用的，除非上下文中另有明確指出，否則單數(shù)形式的"一"、"一個"或 "所述"包括多個參考對象。因此，除非上下文中另有明確指出，否則，例如參考的柵疊件包 括具有兩個或多個這種柵疊件的方面。在整個說明書中提及的"一個實施例"或"一實施例" 表示：結(jié)合實施例描述的特定的部件、結(jié)構(gòu)或特征包括在本發(fā)明的至少一個實施例中。因此 在整個說明書的各個位置處出現(xiàn)的術語"在一個實施例中"或"在實施例中"不必總是代表 相同的實施例。此外，在一個或多個實施例中可以以任何合適的方式對特定的部件、結(jié)構(gòu)或 特性進行組合。應當認識到，未按照比例繪制以下附圖；相反，這些圖僅用于說明的目的。
[0040] 根據(jù)本發(fā)明的各個實施例，提供了一種具有金屬熔絲的半導體器件。金屬熔絲連 接電部件（例如，晶體管）和接地的現(xiàn)有偽部件?？梢詫⒔饘偃劢z的保護設計為起始于金 屬化形成工藝的開始階段。接地的偽部件在整個后段制程（BE0L)工藝期間為等離子體充 電提供至地面的路徑。金屬熔絲是與二極管（電路級保護）相反的工藝級保護。作為工藝 級保護，金屬熔絲保護隨后形成的電路。此外，不同于已經(jīng)實施的內(nèi)部偽圖案，金屬熔絲在 芯片中不需要額外的有源區(qū)域。
[0041] 圖1是來自現(xiàn)有技術的半導體器件100的立體圖。半導體器件100包括襯底102， 襯底102具有沉積在襯底102的有源區(qū)152上的柵疊件104。在半導體器件的制造過程中， 將偽柵疊件105與柵疊件104 -起插入以減小由具有不同密度的圖案引起的局部效應。加 入偽柵疊件105有助于滿足在STI蝕刻、拋光和溝道長度限定以及層間介電質(zhì)（ILD)平坦 化的工藝控制方面的非常嚴格的要求。在襯底102中形成隔離區(qū)150以隔離位于柵疊件104 和偽柵疊件105下方的有源區(qū)域152。在襯底102上方形成互連結(jié)構(gòu)。互連結(jié)構(gòu)包括ILD 和多層互連結(jié)構(gòu)，多層互連結(jié)構(gòu)包括接觸件（106和107)、通孔（110、111、114以及115)和 各金屬層中的金屬線（108、109、112、113、116以及117)。值得注意的是，在半導體器件100 中，電接觸件107與偽柵疊件105偏離。其中具有通孔或RDL120的鈍化層118位于頂部金 屬層116和117的上方，并且在鈍化層118上形成金屬焊盤。由于在蝕刻金屬線和/或金 屬焊盤過程中，缺少針對等離子體充電的保護，PID效應可以破壞柵疊件104中的柵介質(zhì)。
[0042] 圖2A是根據(jù)本發(fā)明的各個實施例的半導體器件200的一部分的立體圖。半導體 器件200包括襯底202,其中，襯底202具有沉積在襯底202的有源區(qū)252上的柵疊件204。 在制造半導體器件200期間，將偽部件（例如，偽柵疊件205)連同柵疊件204 -起全局地 和均勻地插入以減小局部效應。在襯底202中形成隔離區(qū)250以隔離位于柵疊件204和偽 柵疊件205下面的有源區(qū)252。在襯底202上方形成互連結(jié)構(gòu)。該互連結(jié)構(gòu)包括ILD和多 層互連結(jié)構(gòu)，而多層互連結(jié)構(gòu)包括電接觸件（206和207)、通孔（210、211、214以及215)和 位于金屬各層中的金屬線（208、209、212、213、216以及217)。第一電接觸件206形成在柵 疊件204上，并且形成電連接至襯底202中的接地偽部件的第二電接觸件207。第二電接觸 件207與偽柵疊件205偏離。在頂部金屬層216和217上方沉積鈍化層224,并且在鈍化層 224上形成金屬焊盤層225。金屬焊盤層225包括與金屬線218接觸的第一金屬焊盤220 以及與金屬線219接觸的第二金屬焊盤221。金屬熔絲222設置在第一金屬焊盤220和第 二金屬焊盤221之間并且連接第一金屬焊盤220和第二金屬焊盤221。金屬烙絲222為焊 盤/RDL的蝕刻工藝期間的等離子體電荷提供至接地的偽部件的路徑。
[0043] 圖2B是根據(jù)本發(fā)明各個實施例的圖2A的半導體器件200的金屬焊盤層的示意性 頂視圖。金屬熔絲222是金屬部件（例如，第一金屬焊盤220)的十分之一至五分之一。鄰 近側(cè)面（即，第一金屬焊盤220和第二金屬焊盤221)之間的距離可以改變。此外，該金屬 熔絲222沿熔絲長度可以具有不同的寬度或包括瓶頸。金屬熔絲222由與金屬焊盤層225 相同或不同的材料制成。在各個實施例中，金屬熔絲由鋁（A1)、銅（Cu)、AlCu或具有合適 的電阻的金屬/合金制成。
[0044] 圖3A是根據(jù)本發(fā)明的各個實施例的半導體器件的一部分的立體圖。半導體器件 300包括襯底302,其中，襯底302具有沉積在襯底302的有源區(qū)352上的柵疊件304。在制 造半導體器件300期間，將偽部件（例如，偽柵疊件305)連同柵疊件304 -起全局地和均 勻地插入以減小局部效應。在襯底302中形成隔離區(qū)350以隔離位于柵疊件304和偽柵疊 件305下面的有源區(qū)352。在襯底302上方形成互連結(jié)構(gòu)。該互連結(jié)構(gòu)包括ILD和多層互 連結(jié)構(gòu)，而多層互連結(jié)構(gòu)包括電接觸件（306和307)、通孔（310、311、314以及315)和位于 金屬層中的金屬線（308、309、312、313、316以及317)。第一電接觸件306形成在柵疊件304 上，并且形成電連接至襯底302中的接地偽部件的第二電接觸件307。第二電接觸件307與 偽柵疊件305偏離。在頂部金屬層316和317上方沉積鈍化層324,并且在鈍化層324中形 成RDL。RDL包括與頂部金屬層316接觸的第一金屬圖案318以及與頂部金屬層317接觸 的第二金屬圖案319。金屬熔絲320b設置在第一金屬焊盤318和第二金屬焊盤319之間并 且連接第一金屬焊盤318和第二金屬焊盤319。金屬熔絲320b為焊盤/RDL的蝕刻工藝期 間的等離子體電荷提供至接地的偽部件的路徑。
[0045] 圖3B是根據(jù)本發(fā)明的各個實施例的半導體器件300的鈍化層324中的RDL層的 示意性頂視圖。鄰近側(cè)面（即，第一金屬焊盤318和第二金屬焊盤319)之間的距離可以改 變。此外，該熔絲320b沿熔絲長度可以具有不同的寬度或包括瓶頸。例如，在第一金屬焊 盤318和金屬熔絲320b之間可以引入320a部分以調(diào)節(jié)金屬熔絲320b的長度。
[0046] 圖4A是根據(jù)本發(fā)明各個實施例的半導體器件的一部分的立體圖。半導體器件400 包括襯底402,其中，襯底402具有沉積在襯底402的有源區(qū)452上的柵疊件404。在制造 半導體器件400期間，將偽部件（例如，偽柵疊件405)連同柵疊件404 -起全局地和均勻 地插入以減小局部效應。在襯底402中形成隔離區(qū)450以隔離位于柵疊件404和偽柵疊件 405下面的有源區(qū)452。在襯底402上方形成互連結(jié)構(gòu)。該互連結(jié)構(gòu)包括ILD和多層互連結(jié) 構(gòu)，而多層互連結(jié)構(gòu)包括電接觸件（406和407)、通孔（410、411、414以及415)和位于金屬 各層中的金屬線（408、409、412、413、416以及417)。第一電接觸件406形成在柵疊件404 上，并且形成電連接至襯底402中的接地偽部件的第二電接觸件407。第二電接觸件407與 偽柵疊件405偏離。在頂部金屬層416和417上方沉積鈍化層424。金屬鈍化層424包括 與金屬線418接觸的第一金屬焊盤420和與金屬線419接觸的第二金屬焊盤421。金屬熔 絲430b設置在金屬層2 (420)的第一金屬圖案412和第二金屬圖案413之間并且連接第一 金屬圖案412和第二金屬圖案413。金屬熔絲430b為金屬線/焊盤/RDL的蝕刻工藝期間 的等離子體電荷提供至接地的金屬部件的路徑。應該理解，雖然在金屬層2(M2)的第一金 屬圖案412和第二金屬圖案413之間形成金屬熔絲430b，但是根據(jù)本發(fā)明的各個實施例，在 隨后的包括頂部金屬層的任何金屬化層（即，Mx)中可以形成金屬熔絲。
[0047] 圖4B是根據(jù)本發(fā)明的各個實施例的半導體器件的金屬焊盤層的示意性頂視圖。 金屬熔絲430b是金屬部件（例如，第一金屬圖案412)的十分之一至五分之一。鄰近側(cè)面 (即，第一金屬圖案412和第二金屬圖案413)之間的距離可以改變。此外，該金屬熔絲430b 沿熔絲長度可以具有不同的寬度或包括瓶頸。金屬熔絲430b由與金屬層相同或不同的材 料制成。在各個實施例中，金屬熔絲由鋁（A1)、銅（Cu)、AlCu或具有合適電阻的金屬/合 金制成。
[0048] 在圖2至圖4中示出的金屬熔絲在制造過程中可以斷開（故意斷開）或通過濕或 干蝕刻工藝去除，或者由于等離子體充電而熔斷。具體地，在根據(jù)本發(fā)明的各個實施例制造 半導體的過程中，由等離子體工藝引入的離子積累而成的電荷可以通過金屬熔絲被引導至 接地的偽部件并且熔斷金屬熔絲。另一方面，在完成金屬熔絲所在的層之后，金屬熔絲可以 斷開（故意斷開）或通過濕或干蝕刻工藝去除。
[0049] 圖5A至圖5C是根據(jù)本發(fā)明各個實施例的半導體器件層的斷開的金屬熔絲的立體 圖。如上所述，鄰近側(cè)面（即，510和512 ;520和522 ;530和532)之間的金屬熔絲的長度 可以改變。此外，該金屬熔絲沿熔絲長度可以具有不同的寬度或包括瓶頸。參考圖5A，將與 金屬線（其為金屬焊盤/RDL)具有相同的厚度尺寸的金屬熔絲斷開為兩個匹配的并且分別 連接至金屬焊盤510和512的短截線（stub) 514a和514b。參考圖5B，將與金屬線（其為 金屬層）具有相同的厚度尺寸的金屬熔絲斷開為兩個匹配的并且分別連接至金屬線520和 522的短截線524a和524b。在金屬熔絲524a的另一部分和金屬線520之間以及在金屬熔 絲524b的另一部分和金屬線522之間各自形成具有過渡尺寸的部分，以控制短截線524a 和524b的長度。參考圖5C，將與金屬線（其可以是任何金屬線/金屬焊盤/RDL)具有相同 的厚度尺寸的金屬熔絲斷開為兩個匹配的并且分別連接至金屬線530和532的短截線534a 和534b。在金屬熔絲534a的另一部分和金屬線530之間形成金屬熔絲533中具有過渡尺 寸的一部分以控制短截線534a和534b的長度。換句話說，金屬熔絲部分533的不同設計 控制金屬熔絲的熔斷位置。當然，可以在本發(fā)明的各個實施例中組合圖5A至圖5C中的金 屬熔絲的所有特征。
[0050] 參考圖6A至圖6D，根據(jù)本發(fā)明的各個方面示出了半導體器件600在各個制造階段 的示意性截面圖。同時，為了更好地理解本發(fā)明的創(chuàng)造性概念，簡化了圖6A至圖6D。
[0051] 參考圖6A，襯底601包括有源區(qū)603和隔離區(qū)604。在各個實施例中，襯底601是 晶體硅襯底（例如，晶圓）。根據(jù)設計需求（例如，P型襯底或η型襯底），襯底601可以包 括多種摻雜結(jié)構(gòu)。此外，襯底601可以包括外延層（印i層）、可產(chǎn)生應變以提高性能和/或 可包括絕緣體上娃（SOI)結(jié)構(gòu)。
[0052] 根據(jù)設計需求，有源區(qū)603 (其代表源極、漏極和柵極下方的區(qū)域）包括各種摻雜 結(jié)構(gòu)。有源區(qū)603摻雜有p型或η型摻雜劑。例如，有源區(qū)603可以摻雜有諸如硼或BF 2 的P型摻雜劑；諸如磷或砷的η型摻雜劑；和/或它們的組合。有源區(qū)603可以用作針對N 型金屬氧化物半導體晶體管器件（稱作NM0S)的柵疊件602而配置的區(qū)域或針對Ρ型金屬 氧化物半導體晶體管器件（稱作PM0S)而配置的區(qū)域。雖然圖中包括半導體器件600的一 個柵極結(jié)構(gòu)602,但是應當理解，集成電路（1C)可以包括多個柵極結(jié)構(gòu)和包括電阻器、電容 器和電感器等的其他器件。此外，可以通過一種或多種注入工藝（諸如，離子注入工藝）在 襯底601的有源區(qū)603中形成LDD區(qū)域（未示出）。摻雜種類可以取決于正在制造的器件 (諸如，NM0S或PM0S器件）的類型。
[0053] 在襯底601中形成隔離區(qū)604以將有源區(qū)603與偽部件605隔離。隔離區(qū)604可 以利用隔離技術（諸如，硅的局部氧化（L0C0S)或淺溝槽隔離（STI))以在襯底中限定和電 隔離有源區(qū)603和部分偽部件605。根據(jù)各個實施例，隔離區(qū)604包括STI。隔離區(qū)604可 以包括氧化娃、氮化娃、氮氧化娃、氟娃玻璃（FSG)、低介電常數(shù)（低k)的介電材料、其他合 適的材料或它們的組合。通過任何合適的工藝來形成隔離區(qū)604。例如，STI的形成可以包 括：通過光刻工藝來圖案化半導體襯底601 ;在襯底601中蝕刻溝槽（例如，通過使用干蝕 刻或濕蝕刻）；以及用介電材料填充溝槽（例如，通過使用化學汽相沉積工藝）。在一些實 施例中，填充后的溝槽可以具有多層結(jié)構(gòu)，諸如，填充有氮化硅或氧化硅的熱氧化襯墊層。
[0054] 仍參考圖6A，隨同在襯底601上形成柵疊件602,通過依次沉積并且圖案化偽氧化 物層和偽柵電極層來限定作為偽部件605 -部分的偽柵極606。偽柵極606通過襯底601 中摻雜的阱（即，偽部件605)以及接地的電極（未示出）接地?？梢允褂萌魏魏线m的工藝 (包括諸如熱氧化工藝和低壓化學汽相淀積（LPCVD)工藝的工藝）來形成偽柵極606。
[0055] 參考圖6B，第一電接觸件610形成在柵疊件602上并且形成電連接至接地的偽部 件605的第二電接觸件612。在襯底601上方形成層間介電（ILD)層608。ILD層608可 以是介電材料，介電材料包括氧化硅、旋涂玻璃（S0G)、氟硅玻璃（FSG)、摻碳氧化硅（例如， SiCOH)、BLACK D丨AMONDw (加州圣克拉拉市的應用材料）、其他合適的介電材料和/或 它們的組合。根據(jù)一些實施例，ILD層608的厚度在約4000埃至約8000埃的范圍內(nèi)。應 該理解，ILD層608可以包括一種或多種介電材料和/或一個或多個介電層。然后，通過合 適的工藝（諸如，旋涂）在ILD層608上方形成光刻膠層（未示出），然后通過光刻圖案化 方法來圖案化光刻膠從而形成經(jīng)過圖案化的光刻膠部件。通過干蝕刻工藝來轉(zhuǎn)印經(jīng)過圖案 化的光刻膠部件從而蝕刻穿過介電層608的用于接觸件的開口。之后剝離光刻膠層。
[0056] 例如，如圖2A、3A和4A所示，第二電接觸件612與偽柵極606偏離。
[0057] 參考圖6C，交替地沉積并且圖案化多個金屬層（620、622、624以及626)和金屬間 介電層（619,621，623以及625)。每個經(jīng)過圖案化的金屬層都具有分別電連接至第一接觸 件610和第二接觸件612的第一金屬圖案（620a、622a、624a以及626a)和第二金屬圖案 (620b、622b、624b以及626b)。值得注意的是，對圖進行簡化并且金屬圖案不必直接與相應 的上部和下部金屬層重疊。該金屬間介電層可以是介電材料。介電材料可以包括氧化硅、 旋涂玻璃（S0G)、氟硅玻璃（FSG)、摻碳氧化硅（例如，SiC0H)、BLACK DIAMOND? (加州 圣克拉拉市的應用材料）、其他合適的介電材料和/或它們的組合。相應的金屬間介電層具 有合適的厚度。該金屬間介電層可以包括一種或多種介電材料和/或一個或多個介電層。 可以由包括光刻膠和干/濕蝕刻工藝的任何合適的工藝來形成金屬熔絲。
[0058] 仍參考圖6C，形成金屬層624之后，在第一金屬圖案624a和第二金屬圖案624b之 間形成金屬熔絲628。根據(jù)本發(fā)明的各個實施例，通過等離子體蝕刻工藝期間積累的等離子 體電荷浪涌來熔斷金屬熔絲628。就這一點而言，金屬熔絲在寬度尺寸上是金屬部件的十分 之一至五分之一?？蛇x地，通過濕或干蝕刻工藝部分地去除金屬熔絲628以便斷開金屬熔 絲628。結(jié)果，匹配的短截線位于金屬圖案624a和金屬圖案624b的側(cè)面。類似地，在形成 作為圖案化的金屬層的最頂層的金屬層626之后，可以在第一金屬圖案626a和第二金屬圖 案626b之間形成金屬烙絲629,然后通過合適的工藝來斷開金屬烙絲629。
[0059] 圖6D不出了在最上面的金屬層626上方沉積鈍化層632之后的半導體器件600。 值得注意的是，可以選擇性地形成一個或多個鈍化層，并且各個鈍化層都包括氮化硅、氧化 硅材料或它們的組合?？梢酝ㄟ^包括化學汽相沉積（CVD)、物理汽相沉積（PVD)、原子層沉 積（ALD)、它們的組合或其它合適工藝的工藝來形成鈍化層632。鈍化層632為有源部件 (諸如，場效應晶體管（FET)或雙極結(jié)型晶體管（BJT))或無源部件（諸如，電阻器、電容器 或電感器）提供密封功能，以使他們不容易受到外部的部件的侵蝕或破壞。可以圖案化鈍 化層632并且在其中沉積金屬焊盤從而作為重分布層（RDL)。如圖6D所示，可以在鈍化層 632上形成金屬焊盤?？梢栽诘谝唤饘俸副P636a和第二金屬焊盤636b之間形成金屬烙絲 630。根據(jù)本發(fā)明的實施例，通過等離子體蝕刻工藝期間積累的等離子電荷將金屬熔絲630 熔斷為兩個匹配的短截線630a和630b。就這一點而言，金屬熔絲在寬度尺寸上是金屬部 件的十分之一至五分之一?？蛇x地，通過濕或干蝕刻工藝部分地去除金屬熔絲630以便斷 開金屬熔絲630。結(jié)果，匹配的短截線金屬圖案636a和金屬圖案636b的側(cè)面，這也在圖5A 至圖5C中的各個斷開的熔絲結(jié)構(gòu)之間示出。
[0060] 圖7是根據(jù)本發(fā)明的各個方面的制造半導體器件的方法700的流程圖。應該理解， 可以在圖7的方法700之前、期間和之后提供額外的工藝，并且可以在本文中僅簡要地描述 其他一些工藝。在操作702中，在襯底中形成有源區(qū)。有源區(qū)通常代表源極、漏極和那些柵 極下方的區(qū)域。如圖6A所示，根據(jù)設計需求，有源區(qū)630包括各種摻雜結(jié)構(gòu)。例如，有源區(qū) 摻雜有P型摻雜劑（諸如，硼或BF 2)、η型摻雜劑（諸如，磷或砷）和/或它們的組合。
[0061] 在操作704中，在有源區(qū)上方形成柵疊件接地的偽部件。參考圖6Α，隨同在襯底 601上形成柵疊件602,通過依次沉積并且圖案化偽氧化物層和偽柵電極層來限定作為偽 部件605的一部分的偽柵極606。偽柵極606通過襯底601中摻雜的阱（S卩，偽部件605) 以及接地的電極（未示出）接地。可以使用任何合適的工藝（包括諸如熱氧化工藝和低壓 化學汽相淀積（LPCVD)工藝的工藝）來形成偽柵極606。
[0062] 在操作706中，第一電接觸件形成在柵疊件上并且形成電連接至接地的偽部件的 第二電接觸件。參考圖6B，首先通過諸如旋涂的合適的工藝在ILD層608上方形成光刻膠 層（未示出），然后通過光刻圖案化方法來圖案化光刻膠層從而形成圖案化后的光刻膠部 件。然后可以通過干蝕刻工藝來轉(zhuǎn)印圖案化后的光刻膠部件以蝕刻穿過介電層608的用于 接觸件的開口?？梢曰趫D案化后的光刻膠部件來形成金屬接觸件610和612,之后剝離光 刻膠層。
[0063] 在操作708中，沉積并且圖案化多個金屬層，其中，通過金屬間介電層來分隔開各 金屬層。參考圖6B和圖6C，每個圖案化的金屬層都具有電連接至第一接觸件（610)的第一 金屬圖案（620a、622a、624a以及626a)。此外，每個圖案化的金屬層都具有電連接至第二接 觸件（612)的第二金屬圖案（620b、622b、624b以及626b)。
[0064] 在操作710中，在圖案化后的金屬層的最頂層上方沉積鈍化層。參考圖6D，通過包 括CVD、PVD，ALD、它們的組合或其他合適工藝的工藝來沉積鈍化層632。
[0065] 在操作712中，通過等離子體蝕刻工藝形成具有電連接至第一電接觸件的第一金 屬焊盤和電連接至第二電接觸件的第二金屬焊盤的金屬焊盤層。參考圖6D，沉積第一金屬 焊盤636a和第二金屬焊盤636b并且將其分別電連接至第一電接觸件610和第二電接觸件 612。
[0066] 在操作714中，在兩個金屬部件之間形成金屬熔絲。在本發(fā)明的實施例中，兩個金 屬部件是第一金屬焊盤和第二金屬焊盤，或者是位于多個圖案化的金屬層中的一個中的第 一金屬圖案和第二金屬圖案。金屬烙絲（628、629以及630)連接第一金屬焊盤與第二金屬 焊盤 ^24a 和 624b ;626a 和 626b ;636a 和 636b)。
[0067] 在操作716中，如上參考圖6D的描述，位于兩個金屬部件之間的金屬熔絲斷開或 烙斷。
[0068] 總之，本發(fā)明的各個實施例公開了具有金屬（例如，A1)熔絲的半導體器件，金屬 熔絲通過偽部件為等離子體電荷提供至地面的路徑，從而消除了等離子體誘導損傷（PID) 的影響。因為在制造半導體器件期間生成等離子體的起始階段金屬熔絲的保護就發(fā)揮作 用，所以金屬熔絲有效地保護了隨后形成的電路。
[0069] 盡管參考特定的實施例具體地描述了本發(fā)明，但是其他實施例也是可能的。因此， 所附權利要求的精神和范圍不應該限制于對本文的實施例的描述。
[0070] 對本領域普通技術人員顯而易見的是，在不背離本發(fā)明的精神和范圍的情況下， 可對本發(fā)明的結(jié)構(gòu)做出各種修改和變化。鑒于以上所述，如果對發(fā)明的修改和變化落于以 下權利要求的范圍內(nèi)，本發(fā)明預期將覆蓋對本發(fā)明的這些修改和變化。
【權利要求】
1. 一種半導體器件，包括： 襯底，其中形成有有源區(qū)和接地的偽部件； 柵疊件，形成在所述有源區(qū)上方； 第一電接觸件和第二電接觸件，所述第一電接觸件與所述柵疊件接觸，所述第二電接 觸件電連接至所述偽部件； 多個圖案化的金屬層，每個所述圖案化的金屬層都包括分別電連接至所述第一電接觸 件和所述第二電接觸件的第一金屬圖案和第二金屬圖案，并且所述第一金屬圖案和所述第 二金屬圖案通過金屬間介電層分隔開； 鈍化層，位于所述多個圖案化的金屬層中最頂部的圖案化的金屬層上方； 第一金屬焊盤和第二金屬焊盤，所述第一金屬焊盤電連接至所述第一電接觸件，所述 第二金屬焊盤電連接至所述第二電接觸件；以及 金屬熔絲，連接兩個金屬部件，其中，所述兩個金屬部件中的第一個直接連接至所述第 一電接觸件，而所述兩個金屬部件中的第二個直接連接至所述第二電接觸件，并且所述兩 個金屬部件是所述第一金屬焊盤和所述第二金屬焊盤或是所述多個圖案化的金屬層中的 一個金屬層中的第一金屬圖案和第二金屬圖案。
2. 根據(jù)權利要求1所述的半導體器件，其中，所述偽部件是第一導電類型的阱。
3. 根據(jù)權利要求1所述的半導體器件，其中，所述金屬熔絲在寬度尺寸上是所述金屬 部件的十分之一至五分之一。
4. 根據(jù)權利要求1所述的半導體器件，其中，所述兩個金屬部件是位于所述最頂部的 圖案化的金屬層中的所述第一金屬圖案和所述第二金屬圖案。
5. -種半導體器件，包括： 襯底，其中形成有有源區(qū)和接地的偽部件； 柵疊件，形成在所述有源區(qū)上方； 介電材料層，位于所述襯底和所述柵疊件上方； 第一電接觸件和第二電接觸件，所述第一電接觸件與所述柵疊件接觸，所述第二電接 觸件電連接至所述偽部件； 多個圖案化的金屬層，每個所述圖案化的金屬層都包括分別電連接至所述第一電接觸 件和所述第二電接觸件的第一金屬圖案和第二金屬圖案，并且所述第一金屬圖案和所述第 二金屬圖案通過金屬間介電層分隔開； 鈍化層，位于所述圖案化的金屬層中的最頂部的層的上方； 第一金屬焊盤和第二金屬焊盤，所述第一金屬焊盤電連接至所述第一電接觸件，所述 第二金屬焊盤電連接至所述第二電接觸件；以及 匹配的短截線，位于兩個金屬部件上，其中，所述兩個金屬部件中的第一個直接連接至 所述第一電接觸件，而所述兩個金屬部件中的第二個直接連接至所述第二電接觸件，并且 所述兩個金屬部件是所述第一金屬焊盤和所述第二金屬焊盤或者是所述多個圖案化的金 屬層中的一個金屬層中的第一金屬圖案和第二金屬圖案。
6. -種制造半導體器件的方法，所述方法包括： 在襯底中形成有源區(qū)； 在所述有源區(qū)上方形成柵疊件和接地的偽部件； 在所述柵疊件上形成第一電接觸件，并且形成電連接至所述接地的偽部件的第二電接 觸件； 沉積并且圖案化由金屬間介電層分隔開的多個金屬層，每個圖案化的金屬層都具有分 別電連接至所述第一電接觸件和所述第二電接觸件的第一金屬圖案和第二金屬圖案； 在所述圖案化的金屬層中的最頂部的層的上方沉積鈍化層； 通過等離子體蝕刻工藝形成具有電連接至所述第一電接觸件的第一金屬焊盤和電連 接至所述第二電接觸件的第二金屬焊盤的金屬焊盤層； 在兩個金屬部件之間形成金屬熔絲，其中，所述兩個金屬部件中的第一個直接連接至 所述第一電接觸件，而所述兩個金屬部件中的第二個直接連接至所述第二電接觸件；并且 所述兩個金屬部件是所述第一金屬焊盤和所述第二金屬焊盤或者是所述多個圖案化的金 屬層中的一個金屬層中的第一金屬圖案和第二金屬圖案；以及 使所述金屬熔絲斷開。
7. 根據(jù)權利要求6所述的方法，其中，通過濕蝕刻工藝或干蝕刻工藝使位于所述第一 圖案和所述第二圖案之間的所述金屬熔絲斷開。
8. 根據(jù)權利要求6所述的方法，其中，通過濕蝕刻工藝或干蝕刻工藝使位于所述最頂 部的層中的所述第一圖案和所述第二圖案之間的所述金屬熔絲斷開。
9. 根據(jù)權利要求6所述的方法，其中，位于所述第一金屬焊盤和所述第二金屬焊盤之 間的所述金屬熔絲位于所述鈍化層上。
10. 根據(jù)權利要求6所述的方法，位于所述第一金屬焊盤和所述第二金屬焊盤之間的 所述金屬熔絲位于所述鈍化層中。
【文檔編號】H01L23/525GK104253107SQ201410299912
【公開日】2014年12月31日 申請日期:2014年6月27日 優(yōu)先權日:2013年6月28日
【發(fā)明者】賴振群, 郭康民, 彭彥明, 郭國權, 楊漢威, 林怡瑞, 張晉嘉, 廖盈杰, 許哲嘉, 田博仁 申請人:臺灣積體電路制造股份有限公司