半導體器件的制作方法
【專利摘要】本發(fā)明提供了半導體器件。半導體器件包括：第一導電類型的半導體基板；網(wǎng)孔型柵電極，在基板之上，包括在第一方向上延伸的第一部分和在交叉第一方向的第二方向上延伸的第二部分。網(wǎng)孔型柵電極可以具有多個開口；以及第二導電類型的源極區(qū)和漏極區(qū)，在相應于開口的位置處的基板中在第一方向和第二方向上交替地布置。
【專利說明】半導體器件

【技術領域】
[0001]發(fā)明構思的示范性實施例涉及半導體器件。

【背景技術】
[0002]在半導體器件中，對低壓功率器件，諸如互補金屬-氧化物-半導體(CMOS)器件，存在增加的需求。


【發(fā)明內(nèi)容】

[0003]在示范性實施例中，半導體器件可以包括:第一導電類型的硅基板；網(wǎng)孔型柵電極，在娃基板上并包括在第一方向上延伸的第一部分和在垂直于第一方向的第二方向上延伸的第二部分；以及第二導電類型的源極區(qū)和漏極區(qū)，布置在被開口暴露的位置處的硅基板中，該源極區(qū)和漏極區(qū)在第一方向上交替地布置并且在第二方向上交替地布置。
[0004]第一方向可以是硅基板的〈100〉硅晶向。
[0005]根據(jù)一些實施例，半導體器件可以包括:第一導電類型的娃基板；在娃基板上的網(wǎng)孔型柵電極，包括在第一方向上延伸的第一部分和在垂直于第一方向的第二方向上延伸的第二部分，并具有多個開口 ；第二導電類型的源極區(qū)和漏極區(qū)，在開口下面的位置處的硅基板中，該源極區(qū)和漏極區(qū)在第一方向上交替地布置并且在第二方向上交替地布置；以及埋入?yún)^(qū)，埋入位于第一部分和第二部分的交叉處下面的硅基板中。
[0006]根據(jù)公開的實施例的半導體器件可以包括:硅基板，包括PMOS區(qū)域和NMOS區(qū)域；在PMOS區(qū)域中的PMOS晶體管，包括網(wǎng)孔型第一柵電極以及P型源極和漏極區(qū)，第一柵電極包括在第一方向上延伸的第一部分和在交叉第一方向的第二方向上延伸的第二部分并具有多個第一開口，P型源極和漏極區(qū)提供在第一開口下面的位置處；在NMOS區(qū)域中的NOMS晶體管，包括網(wǎng)孔型第二柵電極以及N型源極和漏極區(qū)，第二柵電極包括在與第一方向成45度角度的第三方向上延伸的第三部分和在垂直于第三方向的第四方向上延伸的第四部分并具有多個第二開口，N型源極區(qū)和漏極區(qū)提供在第二開口下面的位置處；以及第一埋入?yún)^(qū)，設置在第一部分和第二部分的各個交叉區(qū)下面的硅基板中。
[0007]根據(jù)一些實施例，半導體器件可以包括:晶體半導體基板；器件隔離絕緣體，埋入半導體基板內(nèi)并限定第一有源區(qū)；和PMOS晶體管，包括:第一柵電極，具有網(wǎng)孔結構，形成在第一有源區(qū)上方；和多個第一源極區(qū)和第一漏極區(qū)，形成在第一柵電極的網(wǎng)孔結構的開口下面的位置處的第一有源區(qū)中，其中多個第一溝道區(qū)形成在相鄰的第一源極區(qū)與第一漏極區(qū)之間的位置處的第一有源區(qū)中，至少一些第一溝道區(qū)具有在第一方向上延伸的溝道長度，其中第一方向是晶體半導體基板的〈100〉晶向。
[0008]一些第一源極區(qū)可以具有多個相鄰的第一漏極區(qū)，并且多個相應的第一溝道區(qū)設置在其間、在第一柵電極的網(wǎng)孔結構下面。
[0009]在此描述的半導體器件可以在低壓功率器件中使用，諸如，用于實現(xiàn)互補金屬-氧化物-半導體(CMOS)器件。

【專利附圖】

【附圖說明】
[0010]考慮到附圖以及伴隨的詳細描述，本發(fā)明構思將變得更加明顯。這里示出的實施例作為示例提供，而不是作為限制，其中相同的附圖標記指代相同或相似的元件。附圖不一定按比例。
[0011]圖1A示出典型的半導體器件的示例。
[0012]圖1B是沿圖1A中的線Ι-1'截取的截面圖。
[0013]圖2A示出根據(jù)本發(fā)明構思的實施例的半導體器件。
[0014]圖2B和2C是分別沿圖2A中的線Ι_1'和ΙΙ_1'截取的截面圖。
[0015]圖3是圖2Α中的部分“Α”的放大圖。
[0016]圖4Α示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件。
[0017]圖4Β和4C是分別沿圖4Α中的線Ι_1'和ΙΙ_1'截取的截面圖。
[0018]圖5示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件。
[0019]圖6示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件。
[0020]圖7示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件。
[0021]圖8示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件。
[0022]圖9示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件。
[0023]圖1OA和IlA是示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件的制造工藝的俯視平面圖。
[0024]圖1OB和IlB分別是沿圖1OA和IlA中的線Ι_1'截取的截面圖。
[0025]圖1OC和IlC分別是沿圖1OA和IlA中的線11-11，截取的截面圖。
[0026]圖12和13不出根據(jù)本發(fā)明構思實施例的電子設備。

【具體實施方式】
[0027]本發(fā)明構思的優(yōu)點和特征以及實現(xiàn)它們的方法將從以下的示范性實施例而變得明顯，這些示范性實施例將參照附圖詳細描述。這些實例示范性實施例僅僅是例子，許多實施和改變是可能的而不需要在此提供細節(jié)。仍然需要強調(diào)的是，本公開提供了替換實例的細節(jié)，但是這些列舉的替換物不是窮舉。此外，各種實例之間的細節(jié)的任何一致性不應解釋為需要這樣的細節(jié)，對于在此描述的每個特征列舉出每個可能的變化是不實際的。權利要求書的語言應當被參考以確定本發(fā)明的要求。
[0028]在說明書中，將理解，當稱一個元件在另一層或基板“上”時，它可以直接在另一元件上，或者還可以存在插入的元件。在附圖中，為了圖示的清晰，尺寸，諸如，元件的厚度，和相對尺寸可以被夸大。
[0029]下面參照截面圖描述本發(fā)明的示范性實施例，這些圖是本發(fā)明的示范性圖示。示范性圖示可以被制造技術和/或公差修改。因此，本發(fā)明的示范性實施例不限于附圖所示的特定構造，而是包括基于半導體器件的制造方法的修改。例如，示出為直角的被蝕刻區(qū)可以形成為倒圓的形狀或形成為具有預定曲率。因此，附圖所示的區(qū)域可具有示意的特性。此外，附圖所示的區(qū)域的形狀可以舉例說明了元件中的區(qū)域的特定形狀，而不對本發(fā)明進行限制。
[0030]盡管使用像第一、第二和第三的術語來描述本發(fā)明構思的各個實施例中的各種元件，但是這些元件不限于這些術語。這些術語僅用于將一個元件與另一元件辨別開。這里描述并示范性說明的實施例包括其互補的實施例。
[0031]在說明書中使用的術語僅是為了描述特定實施例的目的，并非要限制本發(fā)明。如本說明書中使用的，除非上下文另外清楚地指示，否則單數(shù)形式“一”和“該”均同時旨在包括復數(shù)形式。還將理解的是，術語“包括”和/或“包含”，當在本說明書中使用時，指定了所述特征、整體、步驟、操作、元件和/或組件的存在，但并不排除一個或多個其他特征、整體、步驟、操作、元件、組件和/或其組合的存在或增加。
[0032]在這里為了描述的方便，可以使用空間相對術語，諸如“下面”、“下方”、“下”、“上方”、“上”等，來描述一個元件或特征和其他元件或特征如圖中所示的關系?？梢岳斫饪臻g相對術語旨在包含除了在圖中所繪的方向之外的裝置在使用或操作中的不同方向。例如，如果在圖中的裝置被翻轉，被描述為在其他元件或特征的“下方”或“下面”的元件則應取向在所述其他元件或特征的“上方”。因此，術語“下方”可以包含下方和上方兩個方向。裝置也可以有其它取向(旋轉90度或其它取向)且相應地解釋這里所使用的空間相對描述語。
[0033]當涉及取向、布局、位置、形狀、尺寸、數(shù)量或其他量度時這里使用的術語，諸如“相同”、“平面”或“共面”不必然意味著精確相同的取向、布局、位置、形狀、尺寸、數(shù)量或其他量度，而是旨在包含在例如因制造工藝導致會發(fā)生的可接收的改變范圍內(nèi)幾乎相同的取向、布局、位置、形狀、尺寸、數(shù)量或其他量度。
[0034]除非另有界定，這里使用的所有術語(包括技術和科學術語)具有本公開屬于的領域的普通技術人員共同理解的相同的意思。還可以理解諸如那些在共同使用的字典中定義的術語應解釋為一種與在相關技術和本申請的背景中的它們的涵義一致的涵義，而不應解釋為理想化或過度正式的意義，除非在這里明確地如此界定。
[0035]在下文，將參照附圖更充分地描述本發(fā)明構思的實施例。
[0036]在一個實例中，半導體器件可以包括上表面是(100)面的硅基板。通常，電子遷移率在〈110〉方向比在〈100〉方向上更高。另一方面，空穴遷移率在〈100〉方向比在〈110〉方向上更高。這是因為空穴的有效質量在〈100〉方向上比在〈110〉方向上小。在本申請的詳細描述中，第一方向Dl是[011]方向，第二方向D2是垂直于第一方向Dl (即，D2是「011J
方向)，第三方向D3與第一方向Dl成45度的角度,此處45度是關于娃基板的頂表面逆時針的45度(B卩，D3是[001]方向)，第四方向D4垂直于第三方向D3 (BP,D4是[010]方向)。如所理解的，第三方向D3[001]是〈100〉娃晶向。雖然本發(fā)明的實施例關于這些方向而描述，并且關于這些實施例的這些方向涉及特定的晶向，但是本發(fā)明和這些方向不限于此，除非在權利要求書中另外說明。
[0037]圖1A示出典型的半導體器件10的特征，圖1B是沿圖1A中的線Ι_I截取的截面圖。在IA和IB的實例中，半導體器件10包括其上表面處于(100)方向的硅基板11、多個柵電極20、源極區(qū)15和漏極區(qū)17。
[0038]硅基板11可以提供有第一導電類型的阱區(qū)12。第一導電類型可以是N型或P型。對于NM0S，第一導電類型可以是P型。對于PM0S，第一導電類型可以是N型。器件隔離絕緣層13可以提供于阱區(qū)12中以限定有源區(qū)14。有源區(qū)14可以由器件隔離絕緣層13圍繞。圖1中的有源區(qū)14可以具有正方形形狀但是不限于此。
[0039]柵電極20可以在第二方向D2上延伸。柵電極20可以例如由不同于第一導電類型的第二導電類型的多晶硅制成。柵絕緣層22可以提供在硅基板11和柵電極20之間。柵絕緣層22可以由例如硅氧化物制成。此外，絕緣間隔物可以提供在柵電極20的側壁上。
[0040]源極區(qū)15和漏極區(qū)17形成在柵電極20之間的暴露的硅基板11中。源極區(qū)15和漏極區(qū)17可以在第一方向Dl上交替地提供。源極區(qū)15和漏極區(qū)17可以具有第二導電類型。接地接觸區(qū)16可以具有第一導電類型。此外，接地接觸區(qū)16可以提供于由源極區(qū)14圍繞的硅基板11中。接地接觸區(qū)16可以具有第一導電類型。
[0041]層間電介質30可以提供在硅基板11上。層間電介質30可以包括硅氧化物。第一接觸孔35和第二接觸孔36可以提供在層間電介質30以分別暴露源極區(qū)15和漏極區(qū)17?？梢孕纬傻谝唤佑|孔35以暴露接地接觸區(qū)16。第一接觸31和第二接觸32可以分別形成在第一接觸孔35和第二接觸孔36中。第一和第二接觸31和32可以包括鈦、氮化鈦和/或鶴。
[0042]源極互連SL和漏極互連DL可以提供在層間電介質30上?？梢蕴峁┰礃O互連SL以電連接布置在第二方向D2上的源極區(qū)15。源極互連SL和源極區(qū)15可以通過第一接觸31連接到彼此。第一接觸31可以與接地接觸區(qū)16接觸?？梢蕴峁┞O互連DL以電連接布置在第二方向D2上的漏極區(qū)17。漏極互連DL和漏極區(qū)17可以通過第二接觸32連接到彼此。漏極互連DL可以在第二方向D2上延伸。源極互連SL和漏極互連DL可以在第一方向Dl上交替地布置。
[0043]圖2A示出根據(jù)本發(fā)明構思的實施例的半導體器件100。圖2B和2C是分別沿圖2A中的線Ι-1和ΙΙ-Ι1截取的截面圖。
[0044]參照圖2A至2C,半導體器件100可以包括其上表面處于(100)方向的娃基板110、柵電極120、源極區(qū)115和漏極區(qū)117。
[0045]第一導電類型的阱區(qū)112可以提供于硅基板110中。第一導電類型可以是N型或P型。對于NM0S，第一導電類型可以是P型。對于PM0S，第一導電類型可以是N型。器件隔離絕緣層113可以提供于阱區(qū)112中以限定有源區(qū)114。阱區(qū)112可以由器件隔離絕緣層113圍繞。圖2A中的阱區(qū)112可以具有菱形但是不限于此。
[0046]柵電極120具有在第三方向D3上延伸的第一部分121和在第四方向D4上延伸的第二部分122。因此，柵電極120可以是具有多個開口 124的網(wǎng)孔(或格柵)型電極?？梢孕纬砷_口 124以暴露硅基板110。柵電極120可以由例如第二導電類型的多晶硅制成。柵絕緣層122可以提供在硅基板110和柵電極120之間。此外，絕緣間隔物可以提供在柵電極120的側壁上。
[0047]源極區(qū)115和漏極區(qū)117可以形成在被開口 124暴露的硅基板110中。源極區(qū)115和漏極區(qū)117可以具有正方形的形狀。源極區(qū)115和漏極區(qū)117可以在第三方向D3和第四方向D4上交替地提供。換句話說，源極區(qū)115和漏極區(qū)117可以在第一方向Dl和第二方向D2上交替地提供。源極區(qū)115和漏極區(qū)117可以具有第二導電類型。接地接觸區(qū)116還可以提供于由源極區(qū)115圍繞的硅基板110中。接地接觸區(qū)116可以具有第一導電類型。
[0048]層間電介質130可以提供在硅基板110上。層間電介質130可以包括硅氧化物。第一接觸孔135和第二接觸孔136可以提供在層間電介質130以分別暴露源極區(qū)115和漏極區(qū)117?？梢孕纬傻谝唤佑|孔135以暴露接地接觸區(qū)116。第一接觸131和第二接觸132可以分別形成在第一接觸孔135和第二接觸孔136中。第一和第二接觸131和132可以包括鈦、氮化鈦和/或鶴。
[0049]源極互連SL和漏極互連DL可以提供在層間電介質130上?？梢蕴峁┰礃O互連SL以電連接布置在第一方向Dl上的源極區(qū)115。源極互連SL和源極區(qū)115可以通過第一接觸131連接到彼此。第一接觸131可以與接地接觸區(qū)116接觸。源極互連SL可以在第一方向Dl上延伸?？梢蕴峁┞O互連DL以電連接在第一方向Dl (或第二方向D2)上布置的漏極區(qū)117。漏極互連DL和漏極區(qū)117可以通過第二接觸132連接到彼此。漏極互連DL可以在第一方向Dl上延伸。源極互連SL和漏極互連DL可以交替地布置在第二方向D2上。盡管示出源極互連SL和漏極互連DL在第一方向Dl上延伸，但是可以設置為在第二方向D2上延伸。
[0050]圖3是圖2A中的部分“A”的放大圖。參照圖2A和3，溝道區(qū)118可以提供在源極區(qū)115和漏極區(qū)117之間。溝道區(qū)118可以在第三方向D3和第四方向D4上延伸。溝道區(qū)118可以延伸到第一部分121和第二部分122的交疊區(qū)。溝道區(qū)118的寬度可以增加到參照圖1描述的典型半導體器件10的溝道區(qū)的寬度的約兩倍。因此，可以增加在源極區(qū)115和漏極區(qū)117之間流動的電流119。另外，在此實例中，溝道包括在〈100〉方向上延伸的部分(以及在[010]方向上延伸的部分)。
[0051]與參照圖1描述的典型半導體器件相比，根據(jù)此實施例，可以改善電流驅動能力。例如，PMOS的飽和漏電流(在下文稱為“IDSAT”)可以被改善約百分之27，NM0S的IDSAT可以被改善約百分之17。此外，由于根據(jù)此實施例，柵電極120具有網(wǎng)孔型結構，所以可以降低柵電極120的電阻。因此，能夠提高半導體器件的操作速度。
[0052]圖4A示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件200。圖4B和4C是分別沿圖4A中的線Ι1和ΙΙ-Ι1截取的截面圖?，F(xiàn)在將描述根據(jù)本發(fā)明構思的另一個實施例的半導體器件。在圖4A至4C中，將描述不同于圖2A至2C和圖3的部分以避免重復的說明。
[0053]參照圖4A至4C，半導體器件200可以包括形成在基板110中的埋入?yún)^(qū)111，在第一部分121和第二部分122的交疊區(qū)中。埋入?yún)^(qū)111可以設置為島的形狀，在彼此直接相鄰的兩對源極區(qū)115和漏極區(qū)117的中心。埋入?yún)^(qū)111可以用柵電極120完全地覆蓋。埋入?yún)^(qū)111可以在第三和第四方向D3和D4上施加壓應力到溝道區(qū)118。埋入?yún)^(qū)111可以包括例如填充在溝槽中的埋入材料。埋入材料可以包括絕緣體、鍺或硅-鍺。絕緣體可以是例如硅氧化物。埋入?yún)^(qū)111可以具有與器件隔離層113相同的深度或小于器件隔離層113的深度。
[0054]根據(jù)實施例，由于埋入?yún)^(qū)111在溝道區(qū)117中引起壓應力，所以與參照圖2A至2C描述的第一實施例相比能夠提高PMOS的電流遷移率約百分之4(當埋入?yún)^(qū)111包括硅氧化物時)。因此，根據(jù)此實施例，電流驅動能力能夠與參照圖1描述的典型半導體器件相比被進一步提高。當埋入?yún)^(qū)111包括例如硅氧化物時，PMOS的IDSAT能夠被提高約百分之31，NMOS的IDSAT能夠與圖1A和IB的典型器件相比被提高約百分之15。埋入?yún)^(qū)111可以不提供于NMOS中，可以僅提供在PMOS中。在這種情況下，可以進一步提高不僅PMOS而且NMOS的電流遷移率(例如，提高到圖2A至2C的第一實施例的NMOS的水平)。而且，當埋入?yún)^(qū)111包括絕緣層時，可以降低產(chǎn)生至柵電極120的寄生電容。因此，能夠進一步提高半導體器件的操作速度。
[0055]圖5示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件300。在圖5中，將描述不同于圖2A至2C和圖3的部分以避免重復的說明。
[0056]參照圖5，柵電極120的第一部分121和第二部分122可以設置在與參照圖4A至4C描述的半導體器件200不同的方向上。第一部分121在第一方向Dl上延伸。第二部分122可以在第二方向D2上延伸。換句話說，將理解，柵電極120設置為順時針地旋轉45度。因此，源極區(qū)115和漏極區(qū)117可以在第一方向Dl和第二方向D2上交替地布置。
[0057]根據(jù)此實施例，溝道在第一和第二方向Dl和D2上，即〈110〉方向。根據(jù)此實施例的網(wǎng)孔型柵電極能夠提高電流驅動能力，與參照圖1描述的典型半導體器件相比。例如，PMOS的IDSAT能夠被提高約百分之19，NMOS的IDSAT能夠被提高約百分之18。
[0058]圖6示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件400。在圖6中，將詳盡地解釋不同于圖5的部分以避免重復的說明。
[0059]參照圖6，半導體器件400包括參照圖4A至4C說明的埋入?yún)^(qū)111。埋入?yún)^(qū)111提供于基板110中，在第一部分121和第二部分122的交疊區(qū)中。埋入?yún)^(qū)111在溝道區(qū)117中引起壓應力。
[0060]根據(jù)此實施例，電流驅動能力能夠提高，與參照圖1描述的典型半導體器件相比。當埋入?yún)^(qū)111包括例如硅氧化物時，PMOS的IDSAT能夠被提高約百分之16，NMOS的IDSAT能夠被提高約百分之16。
[0061]而且，在以上描述的實施例中，在NMOS的情形下，埋入材料可以包括碳化硅。碳化硅可以在硅基板110中引起張應力。因此，能夠進一步提高NMOS的IDSAT。
[0062]圖7示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件500。在圖7中，將描述不同于前述實施例的部分以避免重復的說明。
[0063]參照圖7，半導體器件500可以包括PMOS區(qū)域和NMOS區(qū)域。PMOS區(qū)域可以具有參照圖5說明的晶體管結構，NMOS區(qū)域可以具有參照圖4A至4C說明的晶體管結構。
[0064]更具體地，半導體器件500可以包括硅基板110、PM0S區(qū)域中的PMOS晶體管、NMOS區(qū)域中的NMOS晶體管以及設置在PMOS區(qū)域的硅基板中的埋入?yún)^(qū)111。硅基板110可以包括PMOS區(qū)域和NMOS區(qū)域。NMOS晶體管包括網(wǎng)孔型第一柵電極120a，該網(wǎng)孔型第一柵電極120a具有在第一方向Dl上延伸的第一部分121a和在垂直于第一方向Dl的第二方向D2上延伸的第二部分122a。網(wǎng)孔型第一柵電極120a具有多個第一開口 124a。此外，NMOS晶體管包括提供于被第一開口 124a暴露的硅基板中的N型源極區(qū)和漏極區(qū)115a和117a。PMOS晶體管包括網(wǎng)孔型第二柵電極120b，第二柵電極120b具有在從第一方向Dl的45度的第三方向D3上延伸的第三部分121b和在垂直于第三方向D3的第四方向D4上延伸的第四部分122b。網(wǎng)孔型第二柵電極120b具有多個第二開口 124b。此外，PMOS晶體管包括提供于被第二開口 124b暴露的硅基板中的N型源極區(qū)和漏極區(qū)115b和117b。第二埋入?yún)^(qū)Illb設置在PMOS區(qū)域中的第三部分121b和第四部分122b的交疊區(qū)的硅基板中。填充第二埋入?yún)^(qū)Illb的埋入材料可以包括硅氧化物、鍺或硅-鍺。
[0065]在此實施例中，PMOS晶體管的溝道處于〈100〉方向并受到由第二埋入?yún)^(qū)Illb引起的壓應力。NOMS晶體管的溝道處于〈110〉方向并且沒有受到由第二埋入?yún)^(qū)Illb引起的壓應力。根據(jù)此實施例，電流驅動能力能夠提高，與參照圖1描述的典型半導體器件相比。當埋入材料包括例如硅氧化物時，PMOS的IDSAT能夠被提高約百分之31，NMOS的IDSAT能夠被提高約百分之18。
[0066]圖8示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件600。在圖8中，將描述不同于前述實施例的部分以避免重復的說明。
[0067]參照圖8，半導體器件600可以包括PMOS區(qū)域和NMOS區(qū)域。PMOS區(qū)域可以具有參照圖6說明的晶體管結構，NMOS區(qū)域可以具有參照圖4A至4C說明的晶體管結構。第一埋入?yún)^(qū)Illa可以進一步提供于NMOS區(qū)域中。NMOS區(qū)域中的第一埋入?yún)^(qū)Illa可以用碳化硅填充。PMOS晶體管中的第二埋入?yún)^(qū)Illb可以用硅氧化物、鍺或硅-鍺填充。因此，第一埋入?yún)^(qū)Illa可以在NMOS中引起張應力，第二埋入?yún)^(qū)Illb可以在PMOS中引起壓應力。
[0068]根據(jù)此實施例，能夠進一步提高NMOS和PMOS兩者的電流驅動能力。
[0069]圖9示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件700。在圖9中，將詳盡地解釋不同于前述實施例的部分以避免重復的說明。
[0070]參照圖9，源極區(qū)115和漏極區(qū)117可以具有矩形形狀。源極互連SL和漏極互連DL可以以Z字形提供并可以在某個方向上延伸。某個方向可以是柵極的第一部分121或第二部分122的延伸方向(在附圖中，第一部分121的延伸方向被示出但是某個方向不限于此)。此外，盡管在附圖中示出源極互連SL和漏極互連DL在矩形的伸長方向上延伸，但是它們的延伸方向不限于此。
[0071]根據(jù)此實施例，接觸面積增大并且因此能夠降低接觸電阻。而且，源極互連SL和漏極互連DL可以在寬度上增大以降低源極互連SL和漏極互連DL的電阻。
[0072]根據(jù)前述實施例的半導體器件具有優(yōu)越的電流驅動能力。為此，能夠有效地減小半導體器件的尺寸。在此描述的半導體器件可以實現(xiàn)為例如移動式應用諸如需要低功耗的電源管理集成電路(PMIC)，諸如，應用處理器、通信處理器和電池充電電路。
[0073]圖1OA和IlA是示出根據(jù)本發(fā)明構思的另一個實施例的半導體器件200的制造工藝的俯視平面圖。圖1OB和IlB是分別沿圖1OA和IlA中的線Ι-I'截取的截面圖，圖1OC和IlC是分別沿圖1OA和IlA中的線ΙΙ-ΙI'截取的截面圖。
[0074]參照圖1OA至10C，提供硅基板110。硅基板110具有處于(100)方向的上表面。<100>方向和〈110〉方向平行于娃基板110的上表面。
[0075]第一導電類型的阱區(qū)112可以形成在硅基板110中。第一導電類型可以是N型或P型。對于NM0S，第一導電類型可以是P型。對于PM0S，第一導電類型可以是N型。器件隔離絕緣層113可以形成于阱區(qū)112中以限定有源區(qū)114。器件隔離絕緣層113可以圍繞有源區(qū)114。形成器件隔離絕緣層113可以包括在硅基板110中形成第一溝槽113a、用第一絕緣層填充第一溝槽113a以及平坦化第一絕緣層以暴露硅基板110。第一絕緣層可以包括硅氧化物。
[0076]另外，埋入?yún)^(qū)111可以形成在有源區(qū)114中。形成埋入?yún)^(qū)111可以包括形成第二溝槽111a、用埋入材料填充第二溝槽Illa以在硅基板110中引起壓應力、以及平坦化埋入材料以暴露硅基板110。埋入材料可以包括例如硅氧化物或硅鍺。第二溝槽Illa的深度可以等于或小于第一溝槽113a的深度。第二溝槽Illa可以形成為以島的形式彼此間隔開。
[0077]在示范性實施例中，埋入材料可以包括硅氧化物。器件隔離絕緣層113和埋入?yún)^(qū)Ill可以通過用第一絕緣層填充第一溝槽113a和第二溝槽Illa以及平坦化第一絕緣層而同時形成。平坦化可以通過例如化學機械拋光(CMP)工藝進行。用于沒有埋入?yún)^(qū)111的器件隔離絕緣層113的CMP工藝可以導致凹陷在有源區(qū)114內(nèi)。埋入?yún)^(qū)111的壓出材料可以防止凹陷。具體地，當有源區(qū)114寬時可以更有效地防止凹陷。
[0078]在另一個示范性實施例中，埋入材料可以包括硅鍺。在這種情況下，埋入?yún)^(qū)111可以通過不同于器件隔離絕緣層113的工藝來形成。該工藝可以包括形成第二溝槽Illa以及用硅鍺填充第二溝槽111a。圖1OC中示出的第二溝槽Illa可以被形成并暴露出硅基板110在有源區(qū)114中的側表面。在某些實施例中，硅基板的側表面可以具有{111}面。硅鍺可以在{111}表面上外延地生長以填充第二溝槽Illa并且從硅基板110的表面向上突出。突出到硅基板110的上表面之上的硅鍺可以被平坦化以被除去。因此，形成埋入?yún)^(qū)111。然后，器件隔離絕緣層113可以通過形成第一溝槽113a、用硅氧化物填充第一溝槽113a以及平坦化硅氧化物而形成。備選地，可以改變形成埋入?yún)^(qū)111和器件隔離絕緣層113的次序。
[0079]參照圖1lA至11C，柵電極120可以形成在硅基板110上。柵電極120具有在第三方向D3上延伸的第一部分121和在第四方向D4上延伸的第二部分122。因此，柵電極120可以是具有多個開口 124的網(wǎng)孔型(或柵格型)電極。開口 124可以形成以暴露硅基板110。柵電極120可以由例如第二導電類型的多晶硅形成。柵絕緣層122可以提供在硅基板110和柵電極120之間。柵絕緣層122可以由例如硅氧化物形成。絕緣間隔物可以進一步提供在柵電極120的側壁上。
[0080]源極區(qū)115和漏極區(qū)117形成在被開口 124暴露的硅基板110中。源極區(qū)115和漏極區(qū)117可以通過利用柵極電極120作為掩模引入第二導電類型的雜質到硅基板110中而形成。因此，源極區(qū)115和漏極區(qū)117可以在第三方向D3和第四方向D4上交替地提供。硅基板110的用柵電極120覆蓋的上部可以用作溝道區(qū)118。
[0081]返回到圖4A至4C，層間電介質130可以形成在硅基板110上。層間電介質130可以包括硅氧化物。通過圖案化層間電介質層130，第一接觸孔135可以形成為暴露源極區(qū)115。接地接觸區(qū)116可以通過引入第一導電類型的雜質到暴露于第一接觸孔135的源極區(qū)115而形成。接地接觸區(qū)116可以由源極區(qū)115圍繞。通過利用光致抗蝕劑(未示出)覆蓋第一接觸孔135而圖案化層間電介質130，第二接觸孔136可以形成為暴露漏極區(qū)117。第一接觸131和第二接觸132可以分別形成在第一接觸孔135和第二接觸孔136中。第一和第二接觸131和132可以包括鈦、氮化鈦和/或鶴。
[0082]源極互連SL和漏極互連DL可以形成在層間電介質130上。源極互連SL可以連接布置在第一方向Dl上的源極區(qū)115。源極互連SL可以通過第一接觸131連接到源極區(qū)115。第一接觸131可以與接地接觸區(qū)116接觸。源極互連SL可以在第一方向Dl上延伸。漏極互連DL可以連接布置在第一方向Dl上的漏極區(qū)117。漏極互連DL可以通過第二接觸132連接到漏極區(qū)117。漏極互連DL可以在第一方向Dl上延伸。源極互連SL和漏極互連DL可以交替地布置在第二方向D2上。
[0083]根據(jù)其他實施例的半導體器件100、300、400、500、600和700可以以與以上方法類似的方法形成。
[0084]圖12和13示出包括根據(jù)本發(fā)明構思實施例的半導體器件的電子設備。
[0085]參照圖12，根據(jù)本發(fā)明構思實施例的電子設備1100可以合并在此描述的一個或多個半導體器件，并且可以是以下中的一個:個人數(shù)字助理(PDA)、膝上型計算機、便攜式計算機、上網(wǎng)本、無線電話、移動電話、數(shù)字音樂播放器、無線/有線電子裝置或包括以上中至少兩個的復合電子裝置。電子設備1100可以包括控制器1110、輸入/輸出裝置(I/O裝置)1120諸如鍵區(qū)、鍵盤、顯示器或觸摸面板屏幕(TPS)、存儲器1130和接口 1340，它們可以通過總線1150連接到彼此。控制器1110可以包括例如微處理器、數(shù)字信號處理器、微控制器等中的至少一個。例如，存儲器1130可以用于存儲被控制器1110執(zhí)行的命令。存儲器1130還可以用于存儲用戶數(shù)據(jù)。電子設備1100可以使用無線接口 1140以發(fā)射數(shù)據(jù)到無線通信網(wǎng)絡或從無線通信網(wǎng)絡接收數(shù)據(jù)，無線通信網(wǎng)絡與射頻(RF)信號通訊。接口 1140可以包括例如天線、無線收發(fā)器等?？刂破?110、I/O裝置1120、存儲器1130和/或接口1140可以包括根據(jù)本發(fā)明構思的上述實施例的半導體器件。
[0086]電子設備1100可以用于實現(xiàn)通信系統(tǒng)的通信接口協(xié)議諸如CDMA、GSM、NADC, E-TDMA, WCDMA, CDMA2000、Wi_F1、迷你 W1-F1、藍牙、DECT、無線 USB、閃速-0FDM、IEEE802.20, GPRS, iBurst、WiBro、WiMAX、增強型 WiMAX、UMTS-TDD、HSPA、EVD0、增強型 LTE和 MMDS。
[0087]參照圖13，根據(jù)在此描述的實施例的半導體器件可以用于實現(xiàn)根據(jù)另外實施例的存儲器系統(tǒng)。存儲器系統(tǒng)1200可以包括配置為存儲大量數(shù)據(jù)的存儲器1210以及存儲器控制器1220。響應于主機1230的讀/寫請求，存儲器控制器1220控制存儲器件1410以從存儲器件1210讀取存儲的數(shù)據(jù)或寫入存儲的數(shù)據(jù)到存儲器件1210。存儲器控制器1220可以構成用于將從主機1230 (例如，移動設備或計算機系統(tǒng))提供的地址映射到存儲器件1210的物理地址的地址映射表。存儲器1210和/或存儲器控制器1220可以包括在此描述的半導體器件。
[0088]在以上描述的實施例中公開的半導體器件可以封裝為各種類型中的一種以在隨后被嵌入。例如，根據(jù)本發(fā)明構思的實施例的半導體器件可以通過層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、帶引線的塑料芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾組件中管芯封裝(die in waffle pack)、晶圓形式中管芯(die in wafer form)、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料四方扁平封裝(MQFP)、薄四方扁平封裝(TQFP)、小外形集成電路(S0IC)、窄間距小外形封裝(SS0P)、薄小外形封裝(TS0P)、薄四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶圓級制造封裝(wafer-levelfabricated package, WFP)和晶圓級處理堆疊封裝(WSP)中的一種來封裝。
[0089]其上安裝根據(jù)本發(fā)明構思實施例的半導體器件的封裝還可以包括控制器以控制半導體器件和/或邏輯元件。
[0090]雖然已經(jīng)參照其示范性實施例具體示出和描述了本發(fā)明構思，但是對于本領域普通技術人員將是顯然的，可以在其中進行形式和細節(jié)上的各種變化而不背離本發(fā)明構思的精神和范圍，本發(fā)明構思的范圍由權利要求書限定。
[0091]本申請要求于2013年3月15日提交的韓國專利申請N0.10-2013-0028147的優(yōu)先權，其全部內(nèi)容通過引用結合于此。
【權利要求】
1.一種半導體器件，包括: 第一導電類型的硅基板； 網(wǎng)孔型柵電極，在所述硅基板上，包括在第一方向上延伸的第一部分和在垂直于所述第一方向的第二方向上延伸的第二部分，并具有多個開口 ；以及 第二導電類型的源極區(qū)和漏極區(qū)，布置在被所述開口暴露的位置處的所述硅基板中，所述源極區(qū)和所述漏極區(qū)在所述第一方向上交替地布置并且在所述第二方向上交替地布置， 其中所述第一方向是所述娃基板的〈100〉娃晶向。
2.如權利要求1所述的半導體器件，還包括: 埋入?yún)^(qū)，以島的形式提供在所述第一部分和所述第二部分的相應交叉區(qū)下面的所述硅基板中。
3.如權利要求2所述的半導體器件，其中所述埋入?yún)^(qū)包括形成于所述交叉區(qū)下面的所述硅基板中的開口中的埋入材料。
4.如權利要求3所述的半導體器件，其中所述埋入材料包括硅氧化物、鍺和硅鍺中的至少一個。
5.如權利要求2所述的半導體器件，還包括: 柵絕緣層，在所述基板與所述柵電極之間， 其中所述第一導電類型是N型，所述第二導電類型是P型。
6.如權利要求1所述的半導體器件，還包括: 源極互連線，在與所述第一方向成45度角度的第三方向上延伸，所述源極互連線連接相應子集的所述源極區(qū)；和 漏極互連線，在所述第三方向上延伸并且連接相應子集的所述漏極區(qū)， 其中所述源極互連線和所述漏極互連線在垂直于所述第三方向的第四方向上交替地布置。
7.如權利要求1所述的半導體器件，其中所述源極區(qū)和所述漏極區(qū)位于在所述半導體基板中限定的有源區(qū)內(nèi)，所述有源區(qū)包括第一側和第二側，該第二側位于所述有源區(qū)的在所述第一方向或所述第二方向上與所述第一側相反的相反側，和 其中所述半導體器件還包括: 源極互連線，具有Z字形，從所述有源區(qū)的所述第一側延伸到所述有源區(qū)的所述第二側并且連接所述源極區(qū)；和 漏極互連線，具有Z字形，從所述有源區(qū)的所述第一側延伸到所述有源區(qū)的所述第二側并且連接所述漏極區(qū)。
8.如權利要求1所述的半導體器件，其中所述半導體基板的頂表面是(100)面。
9.一種半導體器件，包括: 第一導電類型的硅基板； 網(wǎng)孔型柵電極，在所述硅基板上，包括在第一方向上延伸的第一部分和在垂直于所述第一方向的第二方向上延伸的第二部分，并具有多個開口 ； 第二導電類型的源極區(qū)和漏極區(qū)，在所述開口下面的位置處的所述硅基板中，所述源極區(qū)和所述漏極區(qū)在所述第一方向上交替地布置并且在所述第二方向上交替地布置；以及埋入?yún)^(qū)，埋入位于所述第一部分和所述第二部分的交叉處下面的所述硅基板中。
10.如權利要求9所述的半導體器件，其中所述埋入?yún)^(qū)在所述源極區(qū)與所述漏極區(qū)之間的溝道區(qū)中引起壓應力。
11.如權利要求10所述的半導體器件，其中所述埋入?yún)^(qū)包括硅氧化物、鍺和硅鍺中的至少一個。
12.如權利要求10所述的半導體器件，還包括: 柵絕緣層，在所述硅基板與所述柵電極之間， 其中所述第一導電類型是N型，所述第二導電類型是P型。
13.如權利要求9所述的半導體器件，其中所述埋入?yún)^(qū)在所述源極區(qū)與所述漏極區(qū)之間的溝道區(qū)中引起張應力。
14.如權利要求13所述的半導體器件，其中所述埋入?yún)^(qū)包括碳化硅。
15.如權利要求13所述的半導體器件，還包括: 柵絕緣層，在所述硅基板與所述柵電極之間， 其中所述第一導電類型是P型，所述第二導電類型是N型。
16.如權利要求9所述的半導體器件,其中所述第一方向是〈100〉娃晶向。
17.一種半導體器件，包括: 硅基板，包括PMOS區(qū)域和NMOS區(qū)域； PMOS晶體管，在所述PMOS區(qū)域中，包括網(wǎng)孔型第一柵電極以及P型源極區(qū)和漏極區(qū)，該第一柵電極包括在第一方向上延伸的第一部分和在交叉第一方向的第二方向上延伸的第二部分并具有多個第一開口，所述P型源極區(qū)和漏極區(qū)提供在被所述第一開口暴露的所述娃基板中； NMOS晶體管，在所述NMOS區(qū)域中，包括網(wǎng)孔型第二柵電極以及N型源極區(qū)和漏極區(qū)，該第二柵電極包括在與所述第一方向成45度角的第三方向上延伸的第三部分和在垂直于所述第三方向的第四方向上延伸的第四部分并具有多個第二開口，所述N型源極區(qū)和漏極區(qū)提供在所述第二開口下面的位置處；以及 第一埋入?yún)^(qū)，設置在所述第一部分和所述第二部分的各個交叉區(qū)下面的所述硅基板中。
18.如權利要求17所述的半導體器件，其中所述第一方向是所述硅基板的〈100〉硅晶向。
19.如權利要求17所述的半導體器件，其中所述第一埋入?yún)^(qū)在所述源極區(qū)與所述漏極區(qū)之間的溝道區(qū)中引起壓應力。
20.如權利要求17所述的半導體器件，還包括: 第二埋入?yún)^(qū)，設置在所述第三部分和所述第四部分的各個交叉區(qū)下面的所述硅基板中， 所述第二埋入?yún)^(qū)在所述源極區(qū)和所述漏極區(qū)之間的溝道區(qū)中引起張應力。
21.一種半導體器件，包括: 晶體半導體基板； 器件隔離絕緣體，埋入所述半導體基板內(nèi)并限定第一有源區(qū)；和 PMOS晶體管，包括:第一柵電極，具有網(wǎng)孔結構，形成在所述第一有源區(qū)上方；和 多個第一源極區(qū)和第一漏極區(qū)，形成在所述第一柵電極的所述網(wǎng)孔結構的開口下面的位置處的所述第一有源區(qū)中， 其中多個第一溝道區(qū)形成在相鄰的第一源極區(qū)與第一漏極區(qū)之間的位置處的所述第一有源區(qū)中，至少一些所述第一溝道區(qū)具有在第一方向上延伸的溝道長度，和其中所述第一方向是所述晶體半導體基板的〈100〉晶向。
22.如權利要求21所述的半導體器件，其中一些所述第一源極區(qū)具有多個相鄰的第一漏極區(qū)，并且多個相應的第一溝道區(qū)設置在其間、在所述第一柵電極的所述網(wǎng)孔結構下面。
23.如權利要求22所述的半導體器件，其中所述相應的第一溝道區(qū)中的一些具有在所述第一方向上延伸的溝道長度，所述相應的第一溝道區(qū)中的其他第一溝道區(qū)具有在垂直于所述第一方向的方向上延伸的溝道長度。
24.如權利要求21所述的半導體器件，還包括多個凹槽，形成在所述第一柵電極的所述網(wǎng)孔結構的交叉部下面的位置處的所述半導體基板中，所述多個凹槽包括形成在其中的材料。
25.如權利要求24所述的半導體器件，其中所述材料為絕緣體。
26.如權利要求24所述的半導體器件，其中所述材料是半導體。
27.如權利要求 26所述的半導體器件，其中所述材料是鍺和硅鍺之一。
28.如權利要求21所述的半導體器件，其中所述晶體半導體基板是晶體硅基板。
29.如權利要求21所述的半導體器件， 其中所述器件隔離絕緣體限定第二有源區(qū)；和 其中所述半導體器件還包括: NMOS晶體管,包括: 第二柵電極，具有網(wǎng)孔結構，形成在所述第二有源區(qū)之上；和 多個第二源極區(qū)和第二漏極區(qū)，形成在所述第二柵電極的所述網(wǎng)孔結構的開口下面的位置處的所述第二有源區(qū)中， 其中多個第二溝道區(qū)形成在相鄰的第二源極區(qū)和第二漏極區(qū)之間的位置處的所述第二有源區(qū)中，至少一些所述溝道區(qū)具有在第二方向上延伸的溝道長度。
30.如權利要求29所述的半導體器件，其中所述第二方向與所述第一方向成45度角度。
31.如權利要求29所述的半導體器件，其中所述第一方向和所述第二方向相同。
32.如權利要求29所述的半導體器件，還包括: 多個凹槽，形成在所述第一柵電極的所述網(wǎng)孔結構的交叉部下面的位置處的所述半導體基板中，所述多個凹槽包括形成在其中的材料， 其中凹槽沒有形成在所述第二柵電極的所述網(wǎng)孔結構的交叉部下面的位置處的所述半導體基板中。
33.如權利要求29所述的半導體器件，還包括: 多個第一凹槽，形成在所述第一柵電極的所述網(wǎng)孔結構的交叉部下面的位置處的所述半導體基板中，所述多個第一凹槽包括形成在其中的第一材料，和 多個第二凹槽，形成在所述第二柵電極的所述網(wǎng)孔結構的交叉部下面的位置處的所述半導體基板中，所述多個第二凹槽包括形成在其中的第二材料，該第二材料不同該第一材料。
34.如權利要求33所述的半導體器件，其中形成在所述第一凹槽中的所述第一材料在所述第一溝道中引起壓應力，形成在所述第二凹槽中的所述第二材料在所述第二溝道中引起張應 力。
【文檔編號】H01L29/08GK104051463SQ201410097490
【公開日】2014年9月17日 申請日期:2014年3月14日 優(yōu)先權日:2013年3月15日
【發(fā)明者】張在浚, 鄭在現(xiàn) 申請人:三星電子株式會社