半導體裝置及其制造方法
【專利摘要】在半導體裝置中，溝槽(5)具有：第1溝槽(5a)，在基極層(4)的表面具有開口部；第2溝槽(5b)，與第1溝槽(5a)連通，對置的側(cè)壁的間隔比第1溝槽(5a)的對置的側(cè)壁的間隔長，并且底部位于漂移層(3)。與第1溝槽(5a)結(jié)合的第2溝槽(5b)的結(jié)合部(5c)的壁面帶有圓度。據(jù)此，能夠抑制在第1溝槽(5a)與第2溝槽(5b)之間的結(jié)合部(5c)的附近發(fā)生較大的電場集中。此外，當電子被從溝道區(qū)域向漂移層(3)供給時，能夠抑制電子的流動方向在結(jié)合部(5c)的附近急劇地變化。因此，能夠?qū)崿F(xiàn)導通電阻的降低。
【專利說明】半導體裝置及其制造方法
[0001] 本申請基于2012年3月5日提出的日本專利申請2012 - 48006號及2012年6 月1日提出的日本專利申請2012 - 126006主張優(yōu)先權(quán)，這里引用其全部內(nèi)容。

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明涉及形成有溝槽柵極型的絕緣柵極型雙極晶體管（以下簡稱作IGBT)的半 導體裝置及其制造方法。

【背景技術(shù)】
[0003] 以往，例如在專利文獻1中記載的那樣，提出了在形成有溝槽柵極型的IGBT的半 導體裝置中實現(xiàn)導通電阻的降低的構(gòu)造。
[0004] 具體而言，在構(gòu)成集電極層的P+型的半導體基板之上形成有N-型的漂移層。并 且，在漂移層的表層部形成有P型的基極（base)層，在基極層的表層部形成有N+型的發(fā)射 極層。此外，形成有將基極層及發(fā)射極層貫通而達到漂移層的多個溝槽。
[0005] 該溝槽從基極層的表面形成到到達漂移層的位置，在漂移層內(nèi)設(shè)有在與漂移層的 平面方向平行的方向上突出的底部。即，溝槽由位于基極層的第1溝槽、和對置的側(cè)壁的間 隔比第1溝槽的對置的側(cè)壁的間隔長的第2溝槽（底部）構(gòu)成。因此，在相鄰的溝槽中，相 鄰的第2溝槽的間隔比相鄰的第1溝槽的間隔短。
[0006] 此外，在各溝槽的壁面，依次形成有柵極絕緣膜和柵極電極。在基極層及發(fā)射極層 上，隔著層間絕緣膜而具備發(fā)射極電極，經(jīng)由形成于層間絕緣膜的接觸孔，基極層及發(fā)射極 層與發(fā)射極電極電連接。并且，在集電極層的背面，具備與該集電極層電連接的集電極電 極。
[0007] 在這樣的半導體裝置中，如果對柵極電極施加規(guī)定的電壓，則從發(fā)射極層向漂移 層供給電子，并從集電極層向漂移層供給空穴，通過電導率調(diào)制，漂移層的電阻值下降，成 為導通狀態(tài)。此時，由于相鄰的第2溝槽的間隔比相鄰的第1溝槽的間隔短，所以相比于相 鄰的溝槽的間隔以相鄰的第1溝槽的間隔而固定的情況，供給到漂移層中的空穴不易經(jīng)由 基極層脫離。因此，能夠使大量的空穴蓄積到漂移層中，由此，向漂移層供給的電子的總量 也增加，所以能夠?qū)崿F(xiàn)導通電阻的降低。
[0008] 現(xiàn)有技術(shù)文獻
[0009] 專利文獻
[0010] 專利文獻1 :日本特開2008 - 60138號公報（對應(yīng)于美國專利申請公開 US20080054351A1)
[0011] 但是，在上述專利文獻1的半導體裝置中，第1溝槽與第2溝槽的結(jié)合部所成的角 度為直角，在導通時有可能在結(jié)合部的附近發(fā)生較大的電場集中而將半導體裝置破壞。此 夕卜，由于從發(fā)射極區(qū)域向漂移層供給的電子沿著溝槽的側(cè)壁流動，所以當?shù)?溝槽與第2溝 槽的結(jié)合部為直角時電子的流動方向在結(jié)合部的附近急劇地變化。因此，導通電阻增加。


【發(fā)明內(nèi)容】

[0012] 本發(fā)明鑒于上述問題，目的是提供一種能夠抑制開啟時在第1溝槽與第2溝槽的 結(jié)合部的附近發(fā)生較大的電場集中、并且能夠降低導通電阻的半導體裝置及其制造方法。
[0013] 根據(jù)本發(fā)明的一技術(shù)方案，半導體裝置具備：第1導電型的漂移層；第2導電型的 基極層，設(shè)在漂移層的表面?zhèn)?；多個溝槽，將基極層貫通而到達漂移層，在規(guī)定方向上延伸 設(shè)置；柵極絕緣膜，分別設(shè)在多個溝槽的壁面；柵極電極，分別設(shè)在柵極絕緣膜上；第1導電 型的發(fā)射極層，在基極層的表層部，設(shè)在溝槽的側(cè)部；第2導電型的集電極層，夾著漂移層 而與發(fā)射極層分離地配置；發(fā)射極電極，與基極層及發(fā)射極層電連接；集電極電極，與集電 極層電連接。
[0014] 進而，在半導體裝置中，溝槽具有在基極層的表面具有開口部的第1溝槽，以及與 第1溝槽連通、對置的側(cè)壁的間隔比第1溝槽的對置的側(cè)壁的間隔長并且底部位于漂移層 的第2溝槽，與第1溝槽結(jié)合的第2溝槽的結(jié)合部的壁面帶有圓度。
[0015] 由于第2溝槽的結(jié)合部的壁面為帶有圓度的形狀，所以能夠抑制在結(jié)合部的附近 發(fā)生較大的電場集中。換言之，能夠使結(jié)合部附近的電場變小。此外，當將電子從發(fā)射極層 向漂移層供給時，能夠抑制電子的流動方向在結(jié)合部的附近急劇地變化。因此，能夠?qū)崿F(xiàn)導 通電阻的降低。
[0016] 這樣的半導體裝置通過以下所示的制造方法制造。
[0017] 進行以下工序：在漂移層的表面?zhèn)刃纬苫鶚O層的工序；通過各向異性刻蝕在基極 層形成第1溝槽的工序；在第1溝槽的內(nèi)壁表面形成保護膜的工序；將配置在第1溝槽的底 面的保護膜除去的工序；進行包括各向同性刻蝕的工序，形成與第1溝槽連通、并且向第一 溝槽結(jié)合的結(jié)合部的壁面帶有圓度的第2溝槽的工序；在溝槽的內(nèi)壁表面形成柵極絕緣膜 的工序；在柵極絕緣膜上形成柵極電極的工序。
[0018] 據(jù)此，由于將第2溝槽通過各向同性刻蝕形成，所以能夠使第2溝槽的結(jié)合部的壁 面帶有圓度。

【專利附圖】

【附圖說明】
[0019] 關(guān)于本發(fā)明的上述目的及其他目的、特征及優(yōu)點，參照附圖并通過下述詳細的記 述會變得明確。
[0020] 圖1是本發(fā)明的第1實施方式的半導體裝置的剖視圖。
[0021] 圖2(a)?圖2(d)是表示圖1所示的半導體裝置的制造工序的剖視圖。
[0022] 圖3(a)?圖3(d)是表示接著圖2(a)?圖2(d)的半導體裝置的制造工序的剖視 圖。
[0023] 圖4是表示圖1所示的半導體裝置的電流集中區(qū)域及電場集中區(qū)域的圖。
[0024] 圖5是本發(fā)明的第2實施方式的半導體裝置的剖視圖。
[0025] 圖6(a)?圖6(c)是表示圖5所示的半導體裝置的制造工序的剖視圖。
[0026] 圖7是本發(fā)明的第3實施方式的半導體裝置的剖視圖。
[0027] 圖8(a)?圖8(d)是表示圖7所示的半導體裝置的制造工序的剖視圖。
[0028] 圖9 (a)?圖9 (d)是表示接著圖8 (a)?圖8 (d)的半導體裝置的制造工序的剖視 圖。
[0029] 圖10是本發(fā)明的第4實施方式的半導體裝置的剖視圖。
[0030] 圖11是本發(fā)明的第5實施方式的半導體裝置的平面圖。

【具體實施方式】
[0031] 以下，基于附圖對本發(fā)明的實施方式進行說明。另外，在以下的各實施方式中，對 于相互相同或等同的部分賦予相同的標號而進行說明。
[0032] (第1實施方式）
[0033] 參照附圖對本發(fā)明的第1實施方式進行說明。如圖1所示，在形成P+型的集電極 層1的半導體基板的主表面上，形成有N+型的緩沖層2。該緩沖層2并不一定需要，但是為 了通過防止耗盡層的擴散來實現(xiàn)耐壓和恒定損失的性能提高而具備。
[0034] 并且，在緩沖層2之上形成有型的漂移層3,在漂移層3的表面?zhèn)龋ū韺硬浚┬?成有P型的基極層4。此外，相對于構(gòu)成集電極層1的半導體基板的主表面（以下簡稱作 集電極層1的主表面）在垂直方向上形成、并將基極層4貫通而到達漂移層3的多個溝槽 5在規(guī)定方向（圖1中紙面垂直方向）上以條（stripe)狀延伸設(shè)置。
[0035] 各溝槽5由形成在基極層4內(nèi)的第1溝槽5a以及與該第1溝槽5a連通并從基極 層4與漂移層3之間的界面附近到達漂移層3的第2溝槽5b構(gòu)成。即，本實施方式的第2 溝槽5b從基極層4形成到漂移層3,與第1溝槽5a結(jié)合的第2溝槽5b的結(jié)合部5c位于基 極層4內(nèi)。
[0036] 此外，在圖1中的截面中，第2溝槽5b的比結(jié)合部5c靠下方的部分為具有所對置 的側(cè)壁的間隔（圖1中紙面左右方向的長度）比第1溝槽5a的所對置的側(cè)壁的間隔（圖 1中紙面左右方向的長度）長的部分的橢圓形狀。即，第2溝槽5b的底部（底壁）及側(cè)壁 呈帶有圓度的形狀（具有曲率的形狀）。即，溝槽5在圖1中的截面中呈所謂的壺形狀。
[0037] 因此，相鄰的溝槽5中，相鄰的第2溝槽5b之中最短的部分的間隔（圖1中A)比 相鄰的第1溝槽5a的間隔（圖1中B)短。雖然沒有特別限定，但例如可以使相鄰的第2 溝槽5b之中最短的部分的間隔（圖1中A)為約0. 5 μ m，可以使相鄰的第1溝槽5a的間隔 (圖1中B)為約1. 5 μ m。
[0038] 此外，各溝槽5中，與第1溝槽5a結(jié)合的第2溝槽5b的結(jié)合部5c的壁面也呈帶 有圓度的形狀（具有曲率的形狀）。即，第2溝槽5b的側(cè)壁的上端部（與第1溝槽5a的下 端結(jié)合的部分）具有曲面形狀。例如，該曲面形狀是向第2溝槽5b的外側(cè)凸起的形狀。
[0039] 并且，在各溝槽5的側(cè)壁，分別形成有由熱氧化膜等構(gòu)成的柵極絕緣膜6,在柵極 絕緣膜6上形成有由摻雜P多晶硅等導電性材料構(gòu)成的柵極電極7。
[0040] 在基極層4的表層部中的第1溝槽5a的側(cè)部，形成有N+型的發(fā)射極層8。此外， 基極層4的表層部中的、在相鄰的第1溝槽5a之間且夾著發(fā)射極層8而與第1溝槽5a相 反的一側(cè)的、與位于相鄰的第2溝槽5b之間的漂移層3對置的部分，形成有比基極層4高 濃度的P+型的接觸層9。換言之，在基極層4的表層部中的位于第2溝槽5b之間的漂移層 3的正上方，形成有接觸層9。
[0041] 該接觸層9在本實施方式中形成到比發(fā)射極層8深的位置。此外，如圖1中C所 不，與溝槽5的延伸設(shè)置方向垂直并且與集電極層1的主表面平行的方向上的長度（以下 簡稱作寬度），比相鄰的第2溝槽5b之中最短的部分的間隔（圖1中A)長。該接觸層9的 寬度例如可以設(shè)為約0. 8 μ m。
[0042] 此外，在發(fā)射極層8及接觸層9的表面及柵極電極7的表面，隔著層間絕緣膜10 形成有發(fā)射極電極11，發(fā)射極電極11經(jīng)由形成在層間絕緣膜10中的接觸孔l〇a而與發(fā)射 極層8及接觸層9電連接。并且，在集電極層1的背面?zhèn)?，形成有與該集電極層1電連接的 集電極電極12。
[0043] 以上是本實施方式的半導體裝置的結(jié)構(gòu)。另外，在本實施方式中，N+型、N+型相當 于第1導電型，P型、P+型相當于第2導電型。
[0044] 接著，參照圖2及圖3對上述半導體裝置的制造方法進行說明。
[0045] 首先，如圖2(a)所示，準備在構(gòu)成集電極層1的半導體基板上依次形成有緩沖層 2、漂移層3、基極層4的結(jié)構(gòu)。例如，基極層4通過向漂移層3的表面?zhèn)葘㈦s質(zhì)等離子注入 而形成。然后，在基極層4之上，通過化學氣相沉積（以下簡稱作CVD)法等形成由硅氧化 膜等構(gòu)成的刻蝕掩模13,將該刻蝕掩模13形成圖案，將計劃形成第1溝槽5a的區(qū)域開口。
[0046] 接著，如圖2(b)所示，通過使用刻蝕掩模13進行反應(yīng)離子刻蝕（以下簡稱作RIE) 等各向異性刻蝕，形成第1溝槽5a。在本實施方式中，由于第1溝槽5a為在基極層4內(nèi)終 結(jié)（第1溝槽5a的與開口部側(cè)相反的一側(cè)的前端位于基極層4內(nèi)）的結(jié)構(gòu)，所以將第1溝 槽5a形成到基極層4與漂移層3之間的界面附近。然后，根據(jù)需要，通過進行化學干法刻 蝕（CDE)等，進行將所形成的第1溝槽5a的壁面的損傷（damage)除去的工序。
[0047] 接著，如圖2 (c)所示，通過CVD法等在第1溝槽5a的壁面形成SiN膜等刻蝕掩模 14。另外，在該工序中將刻蝕掩模13原樣保留，但也可以在將刻蝕掩模13除去后形成刻蝕 掩模14。
[0048] 接著，如圖2(d)所示，通過進行RIE等各向異性刻蝕，在將第1溝槽5a中的配置 在側(cè)壁上的刻蝕掩模14留下的同時，將配置在第1溝槽5a的底面上的刻蝕掩模14有選擇 地除去。另外，在本實施方式中，刻蝕掩模14相當于保護膜。
[0049] 然后，如圖3 (a)所示，通過使用刻蝕掩模14對第1溝槽5a的底面進行各向同性 刻蝕，形成具有所對置的側(cè)壁的間隔比第1溝槽5a的所對置的側(cè)壁的間隔長的部分的第2 溝槽5b。由此，形成壺形狀的溝槽5。
[0050] 另外，通過用各向同性刻蝕構(gòu)成第2溝槽5b，第2溝槽5b的結(jié)合部5c的壁面、第 2溝槽5b的底部、第2溝槽5b的側(cè)壁成為帶有圓度的形狀，截面形狀成為圓形狀。
[0051] 接著，如圖3(b)所示，將刻蝕掩模13、14除去。并且，如圖3(c)所示，在溝槽5的 壁面形成柵極絕緣膜6。該柵極絕緣膜6例如可以通過CVD法或熱氧化等形成。
[0052] 接著，如圖3(d)所示，在柵極絕緣膜6上使摻雜多晶硅成膜而構(gòu)成柵極電極7。
[0053] 然后，進行以往的一般的半導體裝置的制造工序，在將成膜在基極層4上的絕緣 膜及摻雜多晶硅除去后，形成發(fā)射極層8、接觸層9、層間絕緣膜10、發(fā)射極電極11、集電極 電極12等，從而制造上述圖1所示的半導體裝置。
[0054] 另外，例如在將發(fā)射極層8及接觸層9通過離子注入形成的情況下，通過使離子注 入構(gòu)成接觸層9的雜質(zhì)時的加速電壓比離子注入構(gòu)成發(fā)射極層8的雜質(zhì)時的加速電壓大， 能夠?qū)⒔佑|層9形成到比發(fā)射極層8深的位置。
[0055] 接著，對這樣的半導體裝置的動作進行說明。
[0056] 首先，對導通狀態(tài)進行說明。在上述半導體裝置中，如果對柵極電極7施加規(guī)定電 壓（例如15V)，則基極層4中的與溝槽5相接的部分形成作為N型的反型層。并且，從發(fā)射 極層8經(jīng)反型層將電子供給到漂移層3,并從集電極層1將空穴供給到漂移層3,通過電導 率調(diào)制，漂移層3的電阻值下降，成為導通狀態(tài)。
[0057] 此時，相鄰的第2溝槽5b之中最短的部分的間隔（圖1中A)比相鄰的第1溝槽 5a的間隔（圖1中B)短。因此，相比于相鄰的溝槽5的間隔固定為相鄰的第1溝槽5a的 間隔（圖1中B)的情況，供給到漂移層3中的空穴不易經(jīng)基極層4脫離。因而，能夠使漂 移層3蓄積大量的空穴，由此，向漂移層3供給的電子的總量也增加，所以能夠?qū)崿F(xiàn)導通電 阻的降低。
[0058] 此外，結(jié)合部5c的壁面為帶有圓度的形狀。因此，能夠抑制在結(jié)合部5c的附近發(fā) 生較大的電場集中。換言之，能夠使結(jié)合部5c的附近的電場變小。
[0059] 進而，雖然將電子沿著溝槽5的壁面從發(fā)射極層8向漂移層3供給，但由于結(jié)合部 5c的壁面為帶有圓度的形狀，所以能夠抑制在結(jié)合部5c的附近電子的流動方向急劇地變 化。因而，能夠?qū)崿F(xiàn)導通電阻的降低。
[0060] 接著，對斷開狀態(tài)進行說明。如果對柵極電極7施加規(guī)定電壓（例如0V)，則形成 于基極層4的反型層消失。于是，不再從發(fā)射極層8供給電子，并且從集電極層1不再進行 空穴的供給，在漂移層3中積存的空穴經(jīng)基極層4從發(fā)射極電極11脫離。
[0061] 在本實施方式中，接觸層9形成在基極層4的表層部中的由相鄰的第2溝槽5b夾 著的漂移層3的正上方，且形成得比發(fā)射極層8深，并且寬度（圖1中C)比相鄰的第2溝 槽5b之中最短的部分的間隔（圖1中A)長。因此，相比于使接觸層9比發(fā)射極層8淺、或 寬度比相鄰的第2溝槽5b之中最短的部分的間隔（圖1中A)短的情況，能夠容易地經(jīng)由 接觸層9使空穴從發(fā)射極電極11脫離。因而，能夠抑制閂鎖（latch up)的發(fā)生。
[0062] 如以上說明的那樣，在本實施方式中，使結(jié)合部5c的壁面為帶有圓度的形狀。因 此，能夠抑制在結(jié)合部5c的附近發(fā)生較大的電場集中。換言之，能夠使結(jié)合部5c的附近的 電場變小。
[0063] 此外，電子沿著溝槽5的壁面從發(fā)射極層8被供給到漂移層3,但由于結(jié)合部5c 的壁面為帶有圓度的形狀，所以能夠抑制在結(jié)合部5c的附近電子的流動方向急劇地變化。 因而，能夠?qū)崿F(xiàn)導通電阻的降低。此外，還能夠抑制向柵極絕緣膜6注入熱載流子（hot carriers)，能夠使柵極絕緣膜6的可靠性提高。
[0064] 并且，由于使第2溝槽5b的底部及側(cè)壁也為帶有圓度的形狀，所以能夠抑制在第 2溝槽5b的底部及側(cè)壁附近發(fā)生較大的電場集中。因此，能夠進一步使半導體裝置的柵極 耐壓提商。
[0065] 此外，在上述半導體裝置中，由于使第2溝槽5b為帶有圓度的形狀，所以如圖4所 示，可以想到電場容易集中的區(qū)域為結(jié)合部5c的附近及第2溝槽5b的底部附近的區(qū)域。對 此，電流集中區(qū)域形成在漂移層3中的構(gòu)成相鄰的第2溝槽5b的間隔最短的部分的第2溝 槽5b的附近。換言之，電流集中區(qū)域形成在漂移層3中的、與第2溝槽5b中的結(jié)合部5c 和底部之間的部分相接的區(qū)域的附近。因而，在上述半導體裝置中，電場集中區(qū)域和電流集 中區(qū)域不同，所以最大的功率能夠降低，能夠使耐受量（resistance)提高。
[0066] 進而，由于結(jié)合部5c (例如至少結(jié)合部5c的上端部）位于基極層4內(nèi)，所以能夠 抑制漏電流的發(fā)生。當形成柵極絕緣膜6時，由于在結(jié)合部5c處應(yīng)力集中，所以在結(jié)合部 5c的附近的區(qū)域容易產(chǎn)生缺陷。并且，如果結(jié)合部5c位于漂移層3內(nèi)，則有在漂移層3內(nèi) 的結(jié)合部5c的附近區(qū)域產(chǎn)生缺陷的情況。在此情況下，有由漂移層3和基極層4構(gòu)成的PN 結(jié)的耗盡層在導通時到達缺陷的情況，如果耗盡層在導通時到達缺陷，則由于電子與空穴 復合或分離而產(chǎn)生漏電流。
[0067] 相對于此，如本實施方式那樣，由于結(jié)合部5c位于基極層4內(nèi)，所以即使產(chǎn)生缺 陷，也能夠抑制耗盡層在導通時到達缺陷，能夠抑制漏電流的產(chǎn)生。
[0068] 并且，使接觸層9比發(fā)射極層8深、寬度（圖1中C)比相鄰的第2溝槽5b之中最 短的部分的間隔（圖1中A)長。因此，相比于使接觸層9比發(fā)射極層8淺、或?qū)挾龋▓D1 中C)比相鄰的第2溝槽5b之中最短的部分的間隔（圖1中A)短的情況，在斷開時能夠使 空穴容易經(jīng)由接觸層9從發(fā)射極電極11脫離。因而，能夠抑制閂鎖的發(fā)生。
[0069](第2實施方式）
[0070] 對本發(fā)明的第2實施方式進行說明。本實施方式相對于第1實施方式而言，變更 了第2溝槽5b的形狀，關(guān)于其他，與第1實施方式是同樣的，所以這里省略說明。
[0071] 如圖5所示，在本實施方式的半導體裝置中，第2溝槽5b中的側(cè)壁的一部分不為 帶有圓度的形狀。換言之，第2溝槽5b中的側(cè)壁的一部分為不具有曲率的形狀，該側(cè)壁的 一部分在與垂直于集電極層1的主表面的方向平行的方向上延伸設(shè)置。
[0072] 同樣，第2溝槽5b中的底部的一部分也不為帶有圓度的形狀。換言之，第2溝槽 5b中的底部的一部分為不具有曲率的形狀，該底部的一部分在與集電極層1的主表面平行 的方向上延伸設(shè)置。
[0073] 此外，第2溝槽5b中，相鄰的第2溝槽5b之中最短的部分的間隔（圖5中A)為 與上述第1實施方式相同的長度，而與集電極層1的主表面垂直的方向上的長度（圖5中 紙面上下方向的長度）比上述第1實施方式的第2溝槽5b長。
[0074] 這樣的半導體裝置如以下這樣制造。
[0075] 即，如圖6(a)所示，進行與圖2(a)?圖2(c)同樣的工序，在形成第1溝槽5a后， 通過CVD法等在第1溝槽5a的壁面形成SiN膜等刻蝕掩模14。
[0076] 然后，如圖6 (b)所示，通過對第1溝槽5a的底面再次進行RIE等各向異性刻蝕， 將配置在第1溝槽5a的底面的刻蝕掩模14除去并形成到達漂移層3的第3溝槽5d。另 夕卜，由于該第3溝槽5d通過各向異性刻蝕構(gòu)成，所以對置的側(cè)壁的間隔為一定。
[0077] 接著，如圖6 (c)所示，通過將第3溝槽5d各向同性刻蝕而使第3溝槽5d的對置 的側(cè)壁分別后退，形成第2溝槽5b。
[0078] 另外，第2溝槽5b通過對第3溝槽5d進行各向同性刻蝕而形成，側(cè)壁及底部的一 部分各向同性地后退，所以側(cè)壁及底部的一部分成為不帶有圓度的形狀。此外，在進行了各 向同性刻蝕以使相鄰的第2溝槽5b之中最短的部分的間隔（圖5中A)與上述第1實施方 式相同的情況下，在本實施方式中，由于對第3溝槽5d進行各向同性刻蝕，所以第2溝槽5b 中的與集電極層1的主表面垂直的方向上的長度比上述第1實施方式的第2溝槽5b長。
[0079] 然后，與上述第1實施方式同樣，在將刻蝕掩模13、14除去后，形成柵極絕緣膜6 及柵極電極7,并形成發(fā)射極層8、接觸層9、層間絕緣膜10、發(fā)射極電極11、集電極電極12， 從而制造上述圖5所示的半導體裝置。
[0080] 由此，第2溝槽5b的與集電極層1的主表面垂直的方向上的長度變長。因此，配 置在相鄰的第2溝槽5b之間的漂移層3的區(qū)域變大，進而，蓄積在漂移層3中的空穴不易 經(jīng)基極層4脫離。因而，能夠在進一步降低導通電阻的同時，得到與上述第1實施方式同樣 的效果。
[0081] (第3實施方式）
[0082] 對本發(fā)明的第3實施方式進行說明。本實施方式相對于第2實施方式而言，將形 成于第2溝槽5b的柵極絕緣膜6通過熱氧化形成，并使其比形成于第1溝槽5a的柵極絕 緣膜6厚，關(guān)于其他，與第1實施方式是同樣的，所以這里省略說明。
[0083] 如圖7所示，在本實施方式的半導體裝置中，形成于第2溝槽5b的柵極絕緣膜6 通過熱氧化構(gòu)成，厚度比形成于第1溝槽5a的柵極絕緣膜6厚。此外，在與第1溝槽5a結(jié) 合的第2溝槽5b的結(jié)合部5c的附近形成的柵極絕緣膜6的厚度也為與形成于第2溝槽 5b的柵極絕緣膜6大致相同的厚度，比形成于第1溝槽5a的柵極絕緣膜6厚。并且，在漂 移層3中的與第2溝槽5b相接的部分，形成有通過η型雜質(zhì)的堆積（偏析）而構(gòu)成的堆積 (pile-up)層 15。
[0084] 接著，參照圖8及圖9對這樣的半導體裝置的制造方法進行說明。
[0085] 首先，如圖8(a)及圖8(b)所示，進行與圖2(a)及圖2(b)同樣的工序，形成第1 溝槽5a。
[0086] 接著，如圖8 (c)所示，通過熱氧化對第1溝槽5a形成構(gòu)成柵極絕緣膜6的絕緣膜 6a。該絕緣膜6a在本實施方式中是通過熱氧化形成的熱氧化膜，但例如也可以是通過CVD 法等形成的氧化膜等。
[0087] 然后，如圖8(d)所示，形成在后述的圖9(c)的工序中抑制第1溝槽5a被熱氧化 的不透氧膜16。在本實施方式中，將SiN膜等通過CVD法形成，以將第1溝槽5a覆蓋。艮P， 在圖8 (d)的工序結(jié)束后，對第1溝槽5a依次層疊有絕緣膜6a及不透氧膜16。
[0088] 接著，如圖9(a)所示，進行與圖6(b)同樣的工序，將配置在第1溝槽5a的底面的 不透氧膜16及絕緣膜6a除去，并形成到達漂移層3的第3溝槽5d。
[0089] 接著，如圖9(b)所示，進行與圖6(c)同樣的工序，將第3溝槽5d進行各向同性刻 蝕而使第3溝槽5d的對置的側(cè)壁分別后退，從而形成第2溝槽5b。
[0090] 然后，如圖9(c)所示，在第2溝槽5b，形成構(gòu)成比形成于第1溝槽5a的絕緣膜6a 厚的柵極絕緣膜6的熱氧化膜6b。具體而言，由于在第1溝槽5a配置有不透氧膜16,在第 1溝槽5a不形成熱氧化膜，所以例如通過在1150°C下進行將加熱時間適當調(diào)節(jié)的濕式氧化 (wet oxidation),形成比絕緣膜6a厚的熱氧化膜6b。另外，該工序的熱氧化膜6b當然也 可以通過干式氧化（dry oxidation)形成。
[0091] 此外，通過進行該工序，漂移層3中的η型雜質(zhì)堆積（偏析），在漂移層3中的與第 2溝槽5b相接的部分形成堆積層15。
[0092] 接著，如圖9(d)所示，將不透氧膜16及刻蝕掩模13除去。由此，成為在溝槽5形 成有柵極絕緣膜6的狀態(tài)。然后，與上述第2實施方式同樣，形成柵極電極7、發(fā)射極層8、 接觸層9、層間絕緣膜10、發(fā)射極電極11、集電極電極12,從而制造上述圖7所示的半導體 裝直。
[0093] 由此，由于在漂移層3中的與第2溝槽5b相接的部分形成有堆積層15,所以通過 該堆積層15,蓄積在漂移層3中的空穴更不易經(jīng)基極層4脫離。因此，能夠使更大量的空穴 蓄積到漂移層3中，能夠使導通電阻進一步降低。
[0094] (第4實施方式）
[0095] 對本發(fā)明的第4實施方式進行說明。本實施方式相對于第1實施方式而言，使溝 槽5的深度不同，關(guān)于其他，與第1實施方式是同樣的，所以這里省略說明。
[0096] 如圖10所示，在本實施方式的半導體裝置中，溝槽5的深度不同。具體而言，在相 鄰的溝槽5中，使一方的溝槽5較深，在較深的溝槽5中，與第1溝槽5a結(jié)合的第2溝槽5b 的結(jié)合部5c位于漂移層3中。
[0097] 在這樣的半導體裝置中，由于相鄰的溝槽5的深度不同，所以能夠抑制在形成第2 溝槽5b時相鄰的第2溝槽5b接觸（連通）。
[0098] (第5實施方式）
[0099] 對本發(fā)明的第5實施方式進行說明。本實施方式相對于第1實施方式而言，將溝 槽5形成為格狀，關(guān)于其他，與第1實施方式是同樣的，所以這里省略說明。
[0100] 如圖11所示，在本實施方式中，除了在規(guī)定方向上延伸設(shè)置的溝槽5以外，還在與 該規(guī)定方向垂直的方向上也形成有溝槽5。即，溝槽5形成為格狀。另外，在圖11中，將發(fā) 射極層8、接觸層9、層間絕緣膜10及發(fā)射極電極11省略表示。
[0101] 由此，蓄積在漂移層3中的空穴更不易經(jīng)基極層4脫離。因此，能夠使更大量的空 穴蓄積到漂移層3中，能夠進一步降低導通電阻。
[0102] (其他實施方式）
[0103] 在上述各實施方式中，對設(shè)第1導電型為N型、第2導電型為P型的例子進行了說 明，但也可以設(shè)第1導電型為P型、第2導電型為N型。
[0104] 此外，在上述各實施方式中，也可以使第2溝槽5b僅位于漂移層3內(nèi)。即，也可以 將第1溝槽5a形成為到達漂移層3,使結(jié)合部5c位于漂移層3內(nèi)。作為這樣的半導體裝 置，也由于第1溝槽5a與第2溝槽5b的結(jié)合部5c為帶有圓度的形狀，所以能夠抑制在結(jié) 合部5c的附近發(fā)生較大的電場集中，并能夠?qū)崿F(xiàn)導通電阻的降低。
[0105] 并且，在上述各實施方式中，也可以在形成發(fā)射極層8及接觸層9后對溝槽5形成 柵極絕緣膜6及柵極電極7。
[0106] 進而，在上述各實施方式中，對具備接觸層9的結(jié)構(gòu)進行了說明，但也可以不具備 接觸層9。此外，接觸層9也可以不形成得比發(fā)射極層8深，也可以使寬度（圖1、圖4中C) 比相鄰的第2溝槽5b之中最短的部分的間隔（圖1、圖4中A)短。作為這樣的半導體裝 置，也能夠抑制在結(jié)合部5c的附近發(fā)生較大的電場集中，并能夠?qū)崿F(xiàn)導通電阻的降低。
[0107] 此外，在上述各實施方式中，對通過變更加速電壓而將接觸層9形成到比發(fā)射極 層8深的位置的例子進行了說明，但例如也可以如以下這樣形成接觸層9。即，通過在形成 接觸層9的部分的表面形成微小的溝槽，即使將接觸層9以比較低的加速電壓進行離子注 入，也能夠?qū)⒔佑|層9形成到比發(fā)射極層8深的位置。
[0108] 進而，在上述各實施方式中，對使用構(gòu)成集電極層1的半導體基板制造半導體裝 置的方法進行了說明，但例如也可以如以下這樣。即，也可以是，首先，準備構(gòu)成漂移層3的 半導體基板，在該半導體基板的主表面上形成基極層4。然后，從半導體基板的背面將雜質(zhì) 離子注入并進行熱處理而形成集電極層1。另外，在采用這樣的制造方法的情況下，也可以 在將半導體基板研磨等而薄膜化后形成集電極層1。
[0109] 進而，在上述各實施方式中，對在漂移層3的厚度方向上流過電流的縱型的半導 體裝置進行了說明，但也可以是在漂移層3的平面方向上流過電流的橫型的半導體裝置。 艮P，也可以在漂移層3的表層部中的與基極層4分離的位置形成集電極層1。
[0110] 此外，也可以做成將上述各實施方式組合的半導體裝置。例如，也可以將第1、第2 實施方式組合到第3實施方式中，做成形成有堆積層15的半導體裝置。此外，也可以將第 2、第3實施方式組合到第4實施方式中，做成溝槽5的深度不同的半導體裝置，也可以將第 2?第4實施方式組合到第5實施方式中，做成溝槽5形成為格狀的半導體裝置。
[0111] 依據(jù)實施例敘述了本發(fā)明，但應(yīng)理到本發(fā)明并不限定于該實施例或構(gòu)造。本發(fā)明 也包括各種各樣的變形例及等價范圍內(nèi)的變形。除此以外，在本發(fā)明的技術(shù)范圍或思想中 也包括各種各樣的組合或形態(tài)、還有在它們中僅包含一要素、更多或更少的其他組合或形 態(tài)。
【權(quán)利要求】
1. 一種半導體裝置， 具備： 第1導電型的漂移層（3); 第2導電型的基極層（4)，設(shè)在上述漂移層（3)的表面?zhèn)龋? 多個溝槽（5)，將上述基極層（4)貫通而到達上述漂移層（3)，并在規(guī)定方向上延伸設(shè) 置； 柵極絕緣膜￠)，分別設(shè)于上述多個溝槽（5)的壁面； 柵極電極（7)，分別設(shè)于上述柵極絕緣膜上； 第1導電型的發(fā)射極層（8)，在上述基極層（4)的表層部，設(shè)在上述溝槽（5)的側(cè)部； 第2導電型的集電極層（1)，夾著上述漂移層（3)而與上述發(fā)射極層（8)分離地配置； 發(fā)射極電極（11)，與上述基極層（4)及上述發(fā)射極層（8)電連接；以及 集電極電極（12)，與上述集電極層（1)電連接； 上述溝槽（5)具有第1溝槽（5a)和第2溝槽（5b)，該第1溝槽（5a)在上述基極層（4) 的表面具有開口部，該第2溝槽（5b)與上述第1溝槽（5a)連通，并且對置的側(cè)壁的間隔比 上述第1溝槽（5a)的對置的側(cè)壁的間隔長，并且該第2溝槽（5b)的底部位于上述漂移層 (3)，向上述第1溝槽（5)結(jié)合的上述第2溝槽（5b)的結(jié)合部（5c)的壁面帶有圓度。
2. 如權(quán)利要求1所述的半導體裝置， 上述第2溝槽（5b)的上述底部帶有圓度。
3. 如權(quán)利要求1或2所述的半導體裝置， 上述第2溝槽（5b)中，上述結(jié)合部（5c)與上述底部之間的側(cè)壁帶有圓度。
4. 如權(quán)利要求1?3中任一項所述的半導體裝置， 上述溝槽（5)中，上述第2溝槽（5b)從上述基極層（4)形成到上述漂移層（3)，上述結(jié) 合部（5c)位于上述基極層（4)內(nèi)。
5. 如權(quán)利要求1?4中任一項所述的半導體裝置， 在上述漂移層（3)中的與上述第2溝槽（5b)相接的部分，形成有堆積層（15)。
6. -種半導體裝置的制造方法， 所述半導體裝置具備： 第1導電型的漂移層（3); 第2導電型的基極層（4)，形成在上述漂移層（3)的表面?zhèn)龋? 多個溝槽（5)，將上述基極層（4)貫通而到達上述漂移層（3)，在規(guī)定方向上延伸設(shè) 置； 柵極絕緣膜￠)，分別形成于上述多個溝槽（5)的壁面； 柵極電極（7)，分別形成于上述柵極絕緣膜（6)上； 第1導電型的發(fā)射極層（8)，在上述基極層（4)的表層部，形成在上述溝槽（5)的側(cè)部； 第2導電型的集電極層（1)，夾著上述漂移層（3)而與上述發(fā)射極層（8)分離地配置； 發(fā)射極電極（11)，與上述基極層（4)及上述發(fā)射極層（8)電連接；以及 集電極電極（12)，與上述集電極層（1)電連接； 上述溝槽（5)具有第1溝槽（5a)和第2溝槽（5b)，該第1溝槽（5a)在上述基極層（4) 的表面具有開口部，該第2溝槽（5b)與上述第1溝槽（5a)連通，并且對置的側(cè)壁的間隔比 上述第1溝槽的對置的側(cè)壁的間隔長，并且該第2溝槽（5b)的底部位于上述漂移層，上述 第2溝槽（5b)中的與上述第1溝槽結(jié)合的結(jié)合部（5c)的壁面帶有圓度； 該半導體裝置的制造方法進行以下工序： 在上述漂移層（3)的表面?zhèn)刃纬缮鲜龌鶚O層（4)的工序； 通過各向異性刻蝕在上述基極層（4)形成上述第1溝槽的工序； 在上述第1溝槽（5a)的內(nèi)壁表面形成保護膜（14)的工序； 將配置在上述第1溝槽（5a)的底面的上述保護膜（14)除去的工序； 進行包括各向同性刻蝕的工序、形成與上述第1溝槽（5a)連通且上述結(jié)合部（5c)的 壁面帶有圓度的上述第2溝槽（5b)、從而形成上述溝槽（5)的工序； 在上述溝槽（5)的內(nèi)壁表面形成上述柵極絕緣膜（6)的工序；以及 在上述柵極絕緣膜（6)上形成上述柵極電極（7)的工序。
7.如權(quán)利要求6所述的半導體裝置的制造方法， 在形成上述第2溝槽（5b)的工序中，進行以下工序： 進行各向異性刻蝕而形成與上述第1溝槽（5a)連通的第3溝槽（5d)的工序；以及 對上述第3溝槽（5d)進行各向同性刻蝕、使對置的側(cè)壁的間隔變長而形成上述第2溝 槽（5b)的工序。
【文檔編號】H01L29/78GK104160512SQ201380012757
【公開日】2014年11月19日 申請日期:2013年3月4日 優(yōu)先權(quán)日:2012年3月5日
【發(fā)明者】荒川和樹, 住友正清, 松井正樹, 樋口安史, 小山和博 申請人:株式會社電裝